FPGA参考书之一 可综合的verilog语法子集

本章介绍Verilog HDL语言的发展历史和它的主要能力。 1.1 什么是Verilog HDL？ Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的 数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之 间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。 Verilog HDL 语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构 组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都

第一次听到“可综合”这个词语的时候，非常困惑，因为我把它自动切换到“可编译”来理解，这样就衍生出一个“不可编译”，这不是一个低级错误吗，还需要讨论吗？ 右图展示了数字前端的开发流程，可综合的信息密码有： 意义：综合工具能够编译、优化、生成电路的RTL代码 输入：已通过逻辑验证的RTL代码 标准：可综合风格的语法是Verilog 2005标准的子集，目 前尚未形成标准 差异：几大主流厂商的综合工具存在差异，目前主流综合 工具是Synopsys的Design Com

可综合的语法是verilog可用语法里很小的一个子集，硬件设计的精髓就是力求用最简单的语句描述最复杂的硬件，这也正是硬件描述语言的本质。对于做RTL级设计来说，掌握好这些基本语法是很重要。