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  1. 高速CMOS可编程分频器的研究与设计 PDF

  2. ：本文通过对CMOS可编程分频器原理的分析与研究．提出了一种新的可实现任意分频的可编程分频器结构，这种结构 大大提高了可编程分频器的输入带宽，同时功耗不大，抗干扰能力强，可适用于锁相环、频率综合器的设计中。该设计在宏 力CMOS 0．18urn工艺下通过仿真和验证．输入频率可以达到3．3G Hz。 关

  3. 所属分类：3G/移动开发

    • 发布日期：2010-05-18
    • 文件大小：357376
    • 提供者：lwjee

  1. 用集成计数器74LS161构成可编程分频器.doc

  2. 硬件设计的电路，是用集成计数器74LS161构成可编程分频器

  3. 所属分类：硬件开发

    • 发布日期：2011-12-04
    • 文件大小：332800
    • 提供者：shi286652692

  1. 数字电路实验 可编程分频器

  2. 可编程分频器

  3. 所属分类：其它

    • 发布日期：2011-12-24
    • 文件大小：33792
    • 提供者：lixiaohu215

  1. 半整数分频器设计

  2. 采用可编程逻辑器件实现分频系数为2.5的分频器，可采用以下方法：设计一个模3的计数器，再设计一个扣除脉冲电路，加在模3计数器输出之后，每来两个脉冲就扣除一个脉冲(实际上是使被扣除的脉冲变成很窄的脉冲，可由异或门实现)，就可以得到分频系数为2.5的小数分频器。采用类似方法，可以设计分频系数为任意半整数的分频器。

  3. 所属分类：其它

    • 发布日期：2012-12-18
    • 文件大小：1029120
    • 提供者：cjyeah

  1. 应用于频率合成器的宽分频比CMOS可编程分频器设计

  2. 本文中提出一种新的检测和置数逻辑及电路实现，使得整个可编程分频器的工作频率提高了1倍。本文首先给出r可编程分频器设计的整体结构，着重描述了可编程分频器检测和置数逻辑电路的改进方案；最后，给出了版图设计以及电路后仿真结果。

  3. 所属分类：其它

    • 发布日期：2020-07-28
    • 文件大小：73728
    • 提供者：weixin_38724106

  1. 基于CPLD/FPGA的半整数分频器的设计实例

  2. 在数字逻辑电路设计中，分频器是一种基本电路。通常用来对某个给定频率进行分频，以得到所需的频率。整数分频器的实现非常简单，可采用标准的计数器，也可以采用可编程逻辑器件设计实现。

  3. 所属分类：其它

    • 发布日期：2020-10-23
    • 文件大小：104448
    • 提供者：weixin_38589150

  1. 应用于频率合成器的宽分频比CMOS可编程分频器设计

  2. 提出一种应用于射频频率合成器的宽分频比可编程分频器设计。该分频器采用脉冲吞吐结构，可编程计数器和吞脉冲计数器都采用改进的CMOS源极耦合(SCL)逻辑结构的模拟电路实现，相对于采用数字电路实现降低了电路的噪声和减少了版图面积。同时，对可编程分频器中的检测和置数逻辑做了改进，提高分频器的工作频率及稳定性。最后，采用TSMC的0．13／μmCMOS工艺，利用CadenceSpectre工具进行仿真，在4．5GHz频率下，该分频器可实现200～515的分频比，整个功耗不超过19mW，版图面积为106μ

  3. 所属分类：其它

    • 发布日期：2020-10-23
    • 文件大小：252928
    • 提供者：weixin_38719564

  1. 元器件应用中的基于FPGA的通用数控分频器的设计与实现

  2. 摘要：本文首先介绍了各种分频器的实现原理，并在FPGA开发平台上通过VHDL文本输入和原理图输入相结合的方式，编程给出了仿真结果。最后通过对各种分频的分析，利用层次化设计思想，综合设计出了一种基于FPGA的通用数控分频器，通过对可控端口的调节就能够实现不同倍数及占空比的分频器。 　　1.引言 　　分频器是数字系统中非常重要的模块之一，被广泛应用于各种控制电路中。在实际中，设计人员往往需要将一个标准的频率源通过分频技术以满足不同的需求。常见的分频形式主要有：偶数分频、奇数分频、半整数分频、小数

  3. 所属分类：其它

    • 发布日期：2020-10-20
    • 文件大小：224256
    • 提供者：weixin_38625143

  1. 基于FPGA的双模前置小数分频器的设计

  2. 频率合成技术是现代通讯系统的重要组成部分，他将一个高稳定和高准确度的基准频率，经过四则运算，产生同样稳定度和基准度的频率。分频器是集成电路中最基础也是最常用的电路。整数分频器的实现比较简单，可采用标准的计数器或可编程逻辑器件设计实现。但在某些场合下，时钟源与所需的频率不成整数倍关系，此时可采用小数分频器进行分频。本文利用VerilogHDL硬件描述语言的设计方式，通过ModelSimSE开发软件进行仿真，设计基于FPGA的双模前置小数分频器。随着超大规模集成电路的发展，利用FPGA小数分频合成技

  3. 所属分类：其它

    • 发布日期：2020-10-24
    • 文件大小：150528
    • 提供者：weixin_38731123

  1. 模拟技术中的应用于频率合成器的宽分频比CMOS可编程分频器设计

  2. 高速、宽分频范围的可编程频率分频器设计一直是射频频率综合器设计中的难点，它的工作速度限制了频率合成器输出信号的最高频率，它的相位噪声影响频率合成器的带内相位噪声。文中设计的可编程分频器应用于移动数字电视接收机调谐芯片，该芯片兼容了DVB-H、DAB标准，接收的频段覆盖了460～900 MHz，1 400～1 500 MHz这两个频段。根据整个芯片的系统方案设计，可编程分频器的工作频率为2.4～4.0 GHz，实现的分频比范围为240～400，且为连续的。目前高速可编程分频器主要包括基于双模预分频

  3. 所属分类：其它

    • 发布日期：2020-11-03
    • 文件大小：463872
    • 提供者：weixin_38692184

  1. 电子测量中的Hittite推出低噪声可编程分频器

  2. 近日，Hittite全新推出一款低噪声可编程分频器HMC794LP3E。该产品采用QFN SMT封装，非常紧凑的封装在一个3*3mm芯片中，这种设计使得该产品即使在功率敏感应用中仍有很好的相噪性能。 　　HMC794LP3E可处理0.2-2GHz的输入信号，提供四种分频(/1, /2, /3, /4)输出。当输入信号频率是2GHz时，在100kHz频偏处的噪声低于-160dBc/Hz，在10MHz的残余噪声低于-166dBc/Hz。SiGe BiCMOS 技术可以使输出功率不受信号频率、分频比

  3. 所属分类：其它

    • 发布日期：2020-11-08
    • 文件大小：35840
    • 提供者：weixin_38655309

  1. EDA/PLD中的基于CPLD/FPGA的半整数分频器的设计

  2. 摘要：简要介绍了CPLD/FPGA器件的特点和应用范围，并以分频比为2.5的半整数分频器的设计为例，介绍了在MAX+plus II开发软件下，利用VHDL硬件描述语言以及原理图的输入方式来设计数字逻辑电路的过程和方法。     关键词：VHDL CPLD/FPGA 数字逻辑电路设计 半整数分频器 1 引言 CPLD（Complex programmable Logic Device，复杂可编程逻辑器件）和FPGA（Field programmable Gates Array，现场可编程门

  3. 所属分类：其它

    • 发布日期：2020-12-10
    • 文件大小：97280
    • 提供者：weixin_38576045

  1. RFID技术中的基于FPGA的小数分频器的实现

  2. 频率合成技术是现代通讯系统的重要组成部分，他将一个高稳定和高准确度的基准频率，经过四则运算，产生同样稳定度和基准度的频率。分频器是集成电路中最基础也是最常用的电路。整数分频器的实现比较简单，可采用标准的计数器或可编程逻辑器件设计实现。但在某些场合下，时钟源与所需的频率不成整数倍关系，此时可采用小数分频器进行分频。本文利用VerilogHDL硬件描述语言的设计方式，通过ModelSimSE开发软件进行仿真，设计基于FPGA的双模前置小数分频器。随着超大规模集成电路的发展，利用FPGA小数分频合成技

  3. 所属分类：其它

    • 发布日期：2020-12-13
    • 文件大小：69632
    • 提供者：weixin_38675465

  1. EDA/PLD中的基于CPLD的任意整数半整数分频器设计

  2. 0 引言 在数字系统设计中，根据不同的设计需要，经常会遇到偶数分频、奇数分频、半整数分频等，有的还要求等占空比。在基于CPLD（复杂可编程逻辑器件）的数字系统设计中，很容易实现由计数器或其级联构成各种形式的偶数分频及非等占空比的奇数分频，但对等占空比的奇数分频及半整数分频的实现较为困难。 本文利用VHDL（甚高速集成电路硬件描述语言），通过Quartus Ⅱ 4.2开发平台，设计了一种能够实现等占空比的整数和近似等占空比的半整数分频器，这种设计方法原理简单，而且只需很少的CPLD逻辑宏单元。 1

  3. 所属分类：其它

    • 发布日期：2020-12-13
    • 文件大小：57344
    • 提供者：weixin_38552292

  1. 应用于FMCW频率合成器的宽分频范围的可编程分频器

  2. 应用于FMCW频率合成器的宽分频范围的可编程分频器

  3. 所属分类：其它

    • 发布日期：2021-02-25
    • 文件大小：696320
    • 提供者：weixin_38625184

  1. 基于CPLD/FPGA的半整数分频器的设计

  2. 摘要：简要介绍了CPLD/FPGA器件的特点和应用范围，并以分频比为2.5的半整数分频器的设计为例，介绍了在MAX+plus II开发软件下，利用VHDL硬件描述语言以及原理图的输入方式来设计数字逻辑电路的过程和方法。 关键词：VHDL CPLD/FPGA 数字逻辑电路设计 半整数分频器　1 引言CPLD（Complex programmable Logic Device，复杂可编程逻辑器件）和FPGA（Field programmable Gates Array，现场可编程门阵列）都是可编程逻

  3. 所属分类：其它

    • 发布日期：2021-02-03
    • 文件大小：210944
    • 提供者：weixin_38686267

  1. 基于FPGA的小数分频器的实现

  2. 摘　要：介绍了一种基于FPGA的双模前置小数分频器的分频原理及电路设计，并用VerilogHDL编程，在ModelSimSE平台下实现分频器的仿真，并用Xilinx公司的芯片Spartan3来实现。　　关键词：小数分频器；频率合成；FPGA;VerilogHDL　　频率合成技术是现代通讯系统的重要组成部分，他将一个高稳定和高准确度的基准频率，经过四则运算，产生同样稳定度和基准度的频率。分频器是集成电路中最基础也是最常用的电路。整数分频器的实现比较简单，可采用标准的计数器或可编程逻辑器件设计实现。

  3. 所属分类：其它

    • 发布日期：2021-02-03
    • 文件大小：166912
    • 提供者：weixin_38705004

  1. 任意数值分频器的FPGA实现

  2. 本文介绍了一种基于FPGA的多数值分频器的设计，该分频器可以实现占空比及分频系数可调，其分频数值可以是整数、小数和分数。文章给出了使用Altera公司的CycloneII系列EP2C5Q208C型FPGA芯片中实现后的仿真结果和测试结果，这些结果表明设计的正确性和可行性。分频器采用VHDL语言编程实现，用户可以自行设置分频器功能，这种分频器设计具有很强的实用性和可移值性。

  3. 所属分类：其它

    • 发布日期：2021-01-29
    • 文件大小：836608
    • 提供者：weixin_38551938

  1. Hittite推出低噪声可编程分频器

  2. 近日，Hittite全新推出一款低噪声可编程分频器HMC794LP3E。该产品采用QFN SMT封装，非常紧凑的封装在一个3*3mm芯片中，这种设计使得该产品即使在功率敏感应用中仍有很好的相噪性能。 　　HMC794LP3E可处理0.2-2GHz的输入信号，提供四种分频(/1, /2, /3, /4)输出。当输入信号频率是2GHz时，在100kHz频偏处的噪声低于-160dBc/Hz，在10MHz的残余噪声低于-166dBc/Hz。SiGe BiCMOS 技术可以使输出功率不受信号频率、分频比

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：34816
    • 提供者：weixin_38622227

  1. 应用于频率合成器的宽分频比CMOS可编程分频器设计

  2. 高速、宽分频范围的可编程频率分频器设计一直是射频频率综合器设计中的难点，它的工作速度限制了频率合成器输出信号的频率，它的相位噪声影响频率合成器的带内相位噪声。文中设计的可编程分频器应用于移动数字电视接收机调谐芯片，该芯片兼容了DVB-H、DAB标准，接收的频段覆盖了460～900 MHz，1 400～1 500 MHz这两个频段。根据整个芯片的系统方案设计，可编程分频器的工作频率为2.4～4.0 GHz，实现的分频比范围为240～400，且为连续的。目前高速可编程分频器主要包括基于双模预分频的吞

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：659456
    • 提供者：weixin_38746293
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