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  1. 触发器与时序逻辑电路

  2. 本章首先介绍触发器和同步时序电路的分析，然后介绍寄存器、计数器等常用集成时序电路，最后对异步时序电路的分析也给予了简单介绍。

  3. 所属分类：专业指导

    • 发布日期：2010-09-21
    • 文件大小：587776
    • 提供者：superuser007

  1. 数字逻辑课程设计报告

  2. 大一时做了一个数字逻辑电路的课程设计，要求设计一个同步时序电路，要求实现下面输出结果： 当它的输入端X=1，其输出序列为 00—11—10—01，并在达到01或00之后颠倒输出序列；当X=0时，电路返回初始状态00，之后不再变化，输出亦为00。 利用我们实验的破电路板最后也模拟出来啦，现在拿出来跟大家分享一下。 这是一个做完实验后写的报告，电路图及操作步骤全在里面，希望对你有用。

  3. 所属分类：专业指导

    • 发布日期：2010-11-05
    • 文件大小：947200
    • 提供者：kuliu666666

  1. FPGA完美时序--all

  2. 介绍FPGA同步时序设计要点，如何设计出完美时序

  3. 所属分类：硬件开发

    • 发布日期：2010-12-31
    • 文件大小：4194304
    • 提供者：jinglili77

  1. 数电实验四 同步时序逻辑电路分析

  2. 内含实验原理图、实验步骤、实验结果、实验分析

  3. 所属分类：电信

  1. 同步时序逻辑电路设计经典实例

  2. 同步时序逻辑电路设计经典实例，经典中的经典，个人收藏整理

  3. 所属分类：PHP

    • 发布日期：2011-11-05
    • 文件大小：2097152
    • 提供者：rongq2007

  1. VGA接口时序标准

  2. 详细介绍了VGA视频（各种分辨率和帧频）的行场同步时序信息。

  3. 所属分类：硬件开发

    • 发布日期：2013-11-29
    • 文件大小：1048576
    • 提供者：terrac

  1. 用“一对一”法设计同步时序电路报告

  2. 根据时序电路中诸触发器状态转换的同时性可分为同步和异步两类。在同步时序电略中全部触发器均用一个外部时钟CP触发,因此它们的状态转换由该时钟进行“同步”。我们根据课题要求，设计出了由一片74LS175_D触发器、一片74LS00双输入与非门、两片74LS10三输入与非门、一片74LS04单输入非门，外加清零信号CLK、外部时钟信号CP构成的“一对一”时序电路。在一个外部时钟CP触发下，各状态输入状态改变，实现要求的功能。

  3. 所属分类：电信

    • 发布日期：2014-05-15
    • 文件大小：216064
    • 提供者：u013610995

  1. 用“一对一”法设计同步时序电路MULTISM实现

  2. 根据时序电路中诸触发器状态转换的同时性可分为同步和异步两类。在同步时序电略中全部触发器均用一个外部时钟CP触发,因此它们的状态转换由该时钟进行“同步”。我们根据课题要求，设计出了由一片74LS175_D触发器、一片74LS00双输入与非门、两片74LS10三输入与非门、一片74LS04单输入非门，外加清零信号CLK、外部时钟信号CP构成的“一对一”时序电路。在一个外部时钟CP触发下，各状态输入状态改变，实现要求的功能。

  3. 所属分类：教育

    • 发布日期：2014-05-15
    • 文件大小：197632
    • 提供者：u013610995

  1. 同步时序逻辑电路

  2. 数字电路课程小班课PPT

  3. 所属分类：讲义

    • 发布日期：2016-10-06
    • 文件大小：917504
    • 提供者：u010385790

  1. FPGA时序收敛

  2. FPGA时序收敛详细解释，周期约束是一个基本时序和综合约束，它附加在时钟网线上，时序分析工具根据周期约束检查与同步时序约束端口（指有建立、保持时间要求的端口）相连接的所有路径延迟是否满足要求

  3. 所属分类：硬件开发

    • 发布日期：2017-12-16
    • 文件大小：3145728
    • 提供者：sugar20123

  1. 数电课件电子版观看第六章 同步时序逻辑电路

  2. 数电课件第六章 同步时序逻辑电路第七章 中规模通用集成电路第五章触发器

  3. 所属分类：专业指导

    • 发布日期：2008-12-28
    • 文件大小：3145728
    • 提供者：xuhuan1987

  1. Altera官方源同步时序约束指南-AN433

  2. Altera官方时序约束指南文档，也可在官方网站下载，文档编号AN433，里面讲了能够碰到的大部分源同步时序约束方法，很值得一看

  3. 所属分类：硬件开发

    • 发布日期：2018-08-21
    • 文件大小：1048576
    • 提供者：neoitachi

  1. 6-1--同步时序逻辑电路的分析方法--2019.4.24.pptx

  2. 数电同步时序逻辑电路，希望大家好资源多多分享，人人为我，我为人人

  3. 所属分类：讲义

    • 发布日期：2019-07-17
    • 文件大小：2097152
    • 提供者：weixin_45418912

  1. 同步时序逻辑电路

  2. 同步时序逻辑电路同步时序逻辑电路同步时序逻辑电路同步时序逻辑电路

  3. 所属分类：数据库

    • 发布日期：2015-06-06
    • 文件大小：3145728
    • 提供者：qq_27956793

  1. 第5章同步时序逻辑电路

  2. 武大数字逻辑课件，供大家学习参考,多多交流

  3. 所属分类：专业指导

    • 发布日期：2013-10-04
    • 文件大小：1048576
    • 提供者：chenaili520

  1. 大学数字逻辑老师讲课课件同步时序电路.ppt

  2. 大学数字逻辑老师讲课课件同步时序电路.ppt

  3. 所属分类：专业指导

    • 发布日期：2010-12-11
    • 文件大小：1048576
    • 提供者：xiaochun2012

  1. 数字电路同步时序逻辑电路

  2. 关于时序逻辑电路的知识，不错的，讲的还是比较好咯

  3. 所属分类：专业指导

    • 发布日期：2010-06-29
    • 文件大小：1048576
    • 提供者：lgiqz

  1. 详解FPGA的时序以及时序收敛

  2. 1.FPGA时序的基本概念FPGA器件的需求取决于系统和上下游（upstream and downstrem）设备。我们的设计需要和其他的devices进行数据的交互，其他的devices可能是FPGA外部的芯片，可能是FPGA内部的硬核。 对于FPGA design来说，必须要关注在指定要求下，它能否正常工作。这个正常工作包括同步时序电路的工作频率，以及输入输出设备的时序要求。在FPGA design内部，都是同步时序电路，各处的延时等都能够估计出来，但是FPGA内部并不知道外部的设备的

  3. 所属分类：其它

    • 发布日期：2020-07-13
    • 文件大小：171008
    • 提供者：weixin_38715567

  1. EDA/PLD中的基于FPGA设计跨时钟域的同步策略

  2. 1 引言 　　基于FPGA的数字系统设计中大都推荐采用同步时序的设计，也就是单时钟系统。但是实际的工程中，纯粹单时钟系统设计的情况很少，特别是设计模块与外围芯片的通信中，跨时钟域的情况经常不可避免。如果对跨时钟域带来的亚稳态、采样丢失、潜在逻辑错误等等一系列问题处理不当，将导致系统无法运行。本文总结出了几种同步策略来解决跨时钟域问题。 　　2 异步设计中的亚稳态 　　触发器是FPGA设计中最常用的基本器件。触发器工作过程中存在数据的建立（setup）和保持（hold）时间。对于使用上升沿触

  3. 所属分类：其它

    • 发布日期：2020-10-21
    • 文件大小：175104
    • 提供者：weixin_38656364

  1. 同步时序电路化简

  2. 听说你还在满世界找同步时序电路化简？在这里，为大家整理收录了最全、最好的同步时序电路化简...该文档为同步时序电路化简，是一份很不错的参考资料，具有较高参考价值，感兴趣的可以下载看看

  3. 所属分类：其它

    • 发布日期：2020-12-29
    • 文件大小：359424
    • 提供者：weixin_38730331
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