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搜索资源列表

  1. 四位二进制加法器和乘法器

  2. 组成原理 课程设计报告 四位二进制加法器 乘法器

  3. 所属分类：专业指导

    • 发布日期：2009-06-19
    • 文件大小：263168
    • 提供者：yykable

  1. 学会VHDL电子设计流程 4位乘法器的设计

  2. 一、实训目的 1学会LOOP语句的使用 2熟悉库及程序包的内容 二、实训原理 四位二进制乘法采用移位相加的方法。即用乘数的各位数码，从高位开始依次与被乘数相乘，每相乘一次得到的积称为部分积，将第一次得到的部分积左移一位并与第二次得到的部分积相加，将加得的和左移一位再与第三次得到的部分积相加，再将相加的结果左移一位与第四次得到的部分积相加，直到所的部分积都被加过一次

  3. 所属分类：专业指导

    • 发布日期：2009-11-03
    • 文件大小：22528
    • 提供者：zhangyuegen

  1. 数字电路课程设计四位串行乘法器

  2. 实验内容： 题目： 4位并行乘法器的电路设计与仿真 功能要求： 1. 实现4位串行乘法器的电路设计; 2. 带异步清零端； 3. 输出为8位； 4. 单个门延迟设为5 ns。 5. 设要有完整的组合逻辑电路设计步骤； 6. 每一步骤完成要正确合理； 7. 设计电路时分模块测试。 及实验结果都有在内

  3. 所属分类：嵌入式

    • 发布日期：2009-12-28
    • 文件大小：231424
    • 提供者：sejin0908

  1. 四位乘法器的VHDL 语言设计 刘姝延1, 杨世平2

  2. 简单易懂的vhdl，设计出四位移位乘法寄存器，程序简明扼要，很不错

  3. 所属分类：专业指导

    • 发布日期：2010-01-08
    • 文件大小：190464
    • 提供者：johnsy123

  1. 基于VHDL 语言的浮点乘法器的硬件实现

  2. 如题，利用vhdl设计四位移位乘法器，并进行仿真分析

  3. 所属分类：嵌入式

    • 发布日期：2010-01-08
    • 文件大小：175104
    • 提供者：johnsy123

  1. ＶＨＤＬ编写一个四位无符号乘法器

  2. ＶＨＤＬ编写一个四位无符号乘法器ＶＨＤＬ编写一个四位无符号乘法器ＶＨＤＬ编写一个四位无符号乘法器ＶＨＤＬ编写一个四位无符号乘法器ＶＨＤＬ编写一个四位无符号乘法器ＶＨＤＬ编写一个四位无符号乘法器

  3. 所属分类：其它

    • 发布日期：2010-05-10
    • 文件大小：14336
    • 提供者：hnbcyrnd89

  1. 四位乘法器课程设计论文

  2. 我自己精心做的课程设计，得到了优秀，希望对大家有帮助

  3. 所属分类：专业指导

    • 发布日期：2010-05-10
    • 文件大小：51200
    • 提供者：shmily70345

  1. 四位无符号数乘法器的VHDL语言设计

  2. 四位无符号数乘法器的VHDL语言设计，四位乘法器输入信号为a_in , b_in , 均为四位无符号数，输出为c_out, 为八位无符号数，有c_out = a_in × b_in 。程序设计中利用a_in与b_in (n) (n= 0, 1, 2, 3) 分别相乘后左移 n位再累加的方法来实现乘法功能。包含程序代码（VHD)、仿真波形图以及简单的设计报告。希望能给你提供一点帮助。

  3. 所属分类：C

    • 发布日期：2010-11-07
    • 文件大小：404480
    • 提供者：ecologysysu

  1. 四位乘法器设计vhdl

  2. 四位乘法器的设计，包含vhdl代码和分析，还有输出图形

  3. 所属分类：硬件开发

    • 发布日期：2011-05-09
    • 文件大小：86016
    • 提供者：iten123

  1. 四位乘法器VHDL程序

  2. 四位乘法器VHDL程序四位乘法器VHDL程序

  3. 所属分类：教育

    • 发布日期：2012-05-04
    • 文件大小：3072
    • 提供者：iceberga

  1. verilog实现的4位节省进位乘法器

  2. 利用verilog实现的四位节省进位乘法器，最大延时为3.372ns，资源为16个LUT

  3. 所属分类：硬件开发

    • 发布日期：2013-05-05
    • 文件大小：2048
    • 提供者：lujin0808

  1. 微处理器作业-乘法器

  2. 用Verilog设计的32位无符号数乘法器，四种模式，阵列乘法器，波兹编码乘法器，用nclaunch 进行了功能仿真，用design_vision进行门级仿真。

  3. 所属分类：硬件开发

    • 发布日期：2013-05-12
    • 文件大小：11534336
    • 提供者：feng37140122

  1. 用vhdl编写的四位乘法器

  2. 用vhdl编写的四位乘法器，完成两个4位二进制数相乘

  3. 所属分类：其它

    • 发布日期：2008-10-16
    • 文件大小：4096
    • 提供者：zhaoyufeng007

  1. 基于门逻辑的四位乘法器

  2. 用verilog写的纯门逻辑的4个四bit的数相乘的乘法器，流水线设计，仿真正确！

  3. 所属分类：硬件开发

    • 发布日期：2014-08-29
    • 文件大小：6291456
    • 提供者：u010738852

  1. Verilog四位乘法器实验报告（有代码）

  2. Verilog四位乘法器实验报告带有仿真图

  3. 所属分类：其它

    • 发布日期：2015-01-05
    • 文件大小：45056
    • 提供者：yirigui1234

  1. 四位乘法器的VHDL语言设计

  2. 本文档说明了如何用VHDL语言设计出四位乘法器，有详细的代码和总结说明.

  3. 所属分类：嵌入式

    • 发布日期：2015-06-08
    • 文件大小：143360
    • 提供者：arthurlll

  1. 基于LPM_ROM的四位乘法器

  2. 真的好用的基于LPM_ROM的四位乘法器

  3. 所属分类：其它

    • 发布日期：2015-11-21
    • 文件大小：1048576
    • 提供者：qq_16185191

  1. 定点补码一位乘法器的设计.rar

  2. （1）用[X]补×[Y]补直接求[X×Y]补 讨论当相乘的两个数中有一个或二个为负数的情况，在讨论补码乘法运算时，对被乘数或部分积的处理上与原码乘法有某些类似，差别仅表现在被乘数和部分积的符号位要和数值一起参加运算。 若[Y]补=Y0Y1Y2…Yn 当Y0为1时，则有Y=－1＋Yi×2-i 故有 X×Y=X×Yi×2-1－X当Y为负值时，用补码乘计算[X×Y]补，是用[X]补乘上[Y]补的数值位，而不理[Y]补符号位上的1，乘完之后，在所得的乘积中再减X，即加－[X]补。实现补码乘法的

  3. 所属分类：其它

    • 发布日期：2020-07-11
    • 文件大小：258048
    • 提供者：u012429555

  1. 支持8 位定点操作的SIMD乘法器设计与实现

  2. 本文在 32×32 位乘法器基础上进行改进，实现了一种支持 8 位定点操作的 32 位 SIMD 乘法器。该乘法器是由四个16×16 位乘法器组合而成，并通过取不同的操作数并 将结果组合拼接从而实现 SIMD 功能。进一步通过采用基 4Booth 编码、华莱士树压缩等技 术提高运算速度，工作频率可达1.5Ghz

  3. 所属分类：其它

    • 发布日期：2021-03-12
    • 文件大小：393216
    • 提供者：weixin_38513665

  1. VHDL 四位乘法器程序

  2. VHDL课堂作业题目要求：用Quartus II设计一个四位乘法器使用软件：Quartus II 9.1 (32-Bit)完成时间：2010.11.1源程序：LIBRARY IEEE;USE IEEE

  3. 所属分类：其它

    • 发布日期：2021-01-21
    • 文件大小：301056
    • 提供者：weixin_38651661
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