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搜索资源列表

  1. 74系列芯片资料 74564 TTL 八位三态反相输出D触发器

  2. 4系列芯片功能大全 7400 TTL 2输入端四与非门 7401 TTL 集电极开路2输入端四与非门 7402 TTL 2输入端四或非门 7403 TTL 集电极开路2输入端四与非门 7404 TTL 六反相器 7405 TTL 集电极开路六反相器 7406 TTL 集电极开路六反相高压驱动器 7407 TTL 集电极开路六正相高压驱动器 7408 TTL 2输入端四与门 7409 TTL 集电极开路2输入端四与门 7410 TTL 3输入端3与非门 74107 TTL 带清除主从双J-K触发

  3. 所属分类：嵌入式

    • 发布日期：2009-05-02
    • 文件大小：122880
    • 提供者：codychang

  1. 74系列IC带管脚图

  2. 4系列芯片功能大全 7400 TTL 2输入端四与非门 7401 TTL 集电极开路2输入端四与非门 7402 TTL 2输入端四或非门 7403 TTL 集电极开路2输入端四与非门 7404 TTL 六反相器 7405 TTL 集电极开路六反相器 7406 TTL 集电极开路六反相高压驱动器 7407 TTL 集电极开路六正相高压驱动器 7408 TTL 2输入端四与门 7409 TTL 集电极开路2输入端四与门 7410 TTL 3输入端3与非门 74107 TTL 带清除主从双J-K触发

  3. 所属分类：嵌入式

    • 发布日期：2009-07-26
    • 文件大小：703488
    • 提供者：yan131423yong

  1. 常用js大全，javascript校验大全

  2. js大全 . 1.1 全是数字.. 3 1.2 限制 期限 不能大于 100 年.. 4 1.3 将日期格式由yyyy-MM-dd，转换为yyyymmdd，以直接比较两个日 期的大小.. 4 1.4 判断字符串是否全部由数字组成. 5 1.5 判断字符串是否全部由字母组成. 6 1.6 对于月和日，如果前面有零，去除，如 01 变为 1 .. 6 1.7 为 1 位的日月在前面补零，如将 1 变为 01 .. 7 1.8 在删除按钮的onclick事件触发.. 8 1.9 对输入控件的内容进行

  3. 所属分类：Javascript

    • 发布日期：2009-09-04
    • 文件大小：1048576
    • 提供者：tianzizhi

  1. VHDL 四位全加器代码

  2. 这是本人自己写的，能够运行的。用的方法很简单，就是根据自己画的电路图，原图翻译……应给便于理解吧。嘻嘻说实话，难度高的——咱也不会写啊！！！

  3. 所属分类：专业指导

    • 发布日期：2009-09-23
    • 文件大小：184320
    • 提供者：tiantangyijiu

  1. 四位全加器verilog代码

  2. `timescale 1ns/1ns module fulladd_4(sum,c_out,a,b,c_in); output [3:0] sum; output c_out; input [3:0] a,b; input c_in; wire p0,g0,p1,g1,p2,g2,p3,g3; wire c4,c3,c2,c1; ............ ............

  3. 所属分类：C

    • 发布日期：2009-12-28
    • 文件大小：915
    • 提供者：jing999_999

  1. 四位全加器VHDL代码

  2. 四位全加器Verilog码，这是在学校做实训的时候弄的，用Quartus软件仿真什么的，没问题......

  3. 所属分类：嵌入式

    • 发布日期：2010-11-25
    • 文件大小：512
    • 提供者：yw594596303

  1. 数字电路 全加器 全加器

  2. 相加时不考虑进位的二进制的加法则称为半加，所用的电路叫半加器。相加时考虑来自低位的进位以及向高位的进位的二进制加法则称为全加，所用的电路叫全加器。全加器的逻辑表达式为： 它有三个输入端An、Bn、Cn-1。Cn-1为低位来的进位输入端，两个输入端Cn、Sn。两个多位数相加时每一位都是带进位相加，所以必须用全加器。这时，只要依次将低一位的进位输出接到高位的进位输入，就可构成多位加法器了。74LS283是中规模集成四位二进制全加器，其引脚排列如图2.3.1所示。 全加器除完成加法运算以外，还可用来

  3. 所属分类：专业指导

    • 发布日期：2011-04-17
    • 文件大小：135168
    • 提供者：zzb13425138525

  1. 使用一位全加器做四位全加器

  2. 使用VHDL编写一位全加器，再使用一位全加器做成四位全加器的代码

  3. 所属分类：专业指导

    • 发布日期：2011-11-22
    • 文件大小：953
    • 提供者：langwaipo88

  1. 数电VHDL代码

  2. 数电VHDL代码-七段数码管译码器-表决器-半加器-全加器-四位串型加法器，希望对大家有用，可以拿去参看参考！

  3. 所属分类：专业指导

    • 发布日期：2012-03-24
    • 文件大小：35840
    • 提供者：qubes

  1. 数字元器件74系列各种器件简介

  2. 常用74系列功能介绍： 7400 TTL 2输入端四与非门 7401 TTL 集电极开路2输入端四与非门 7402 TTL 2输入端四或非门 7403 TTL 集电极开路2输入端四与非门 7404 TTL 六反相器 7405 TTL 集电极开路六反相器 7406 TTL 集电极开路六反相高压驱动器 7407 TTL 集电极开路六正相高压驱动器 7408 TTL 2输入端四与门 7409 TTL 集电极开路2输入端四与门 7410 TTL 3输入端3与非门 74107 TTL 带清除主从双J-K

  3. 所属分类：教育

    • 发布日期：2012-10-07
    • 文件大小：30408704
    • 提供者：zzsok

  1. 32位加法器 verilog代码

  2. 32位加法器 verilog代码 其中还包含全加器、四位加法器的代码

  3. 所属分类：专业指导

    • 发布日期：2012-12-29
    • 文件大小：4096
    • 提供者：sujubyi

  1. 硬件描述言四位全机器

  2. 详细的vhdl语言编写的四位全机器实验报告 已经经过测试，可放心使用。

  3. 所属分类：嵌入式

    • 发布日期：2013-04-10
    • 文件大小：25600
    • 提供者：zhangmin19921

  1. 各种eda代码（包你满意）

  2. 1.八进制计数器 2.八位右移寄存器 3.八位右移寄存器（并行输入串行输出） 4.半加 5.半加器 6.半减器 7.两数比较器 8.三数比较器 9.D触发器 10.T触发器 11.JK1触发器 12.JK触发器 13.三位全加器 14.SR触发器 15.T1触发器 16.三太门 17.有D触发器构成的6位2进制计数器 18.带同步置数的7进制减法计数器（6位右移寄存器） 19.二十四进制双向计数器 20.二选一 21.分频器 22.含同步清零的十进制加计数器

  3. 所属分类：C++

    • 发布日期：2014-12-24
    • 文件大小：111616
    • 提供者：seafuge

  1. python入门到高级全栈工程师培训 第3期 附课件代码

  2. python入门到高级全栈工程师培训视频学习资料；本资料仅用于学习，请查看后24小时之内删除。 【课程内容】 第1章 01 计算机发展史 02 计算机系统 03 小结 04 数据的概念 05 进制转换 06 原码补码反码 07 物理层和数据链路层 08 网络层和arp协议 09 传输层和应用层 第2章 01 上节课复习 02 arp协议复习 03 字符编码 第3章 01 网络基础和dos命令 02 为何学习linux 03 课程内容介绍 04 操作系统内核与系统调用 05 操作系统安装原理 0

  3. 所属分类：专业指导

    • 发布日期：2018-06-07
    • 文件大小：88
    • 提供者：sacacia

  1. 计组课设部分实验.zip

  2. 计算机组成原理的课程设计源程序即测试代码，包括一位，四位全加器，四位运算器，分频器等

  3. 所属分类：专业指导

    • 发布日期：2019-06-21
    • 文件大小：5120
    • 提供者：qq_40604276

  1. 十进制转5421BCD所有文件

  2. 此博文以十进制转5421BCD为例，将仿真的文件的写法以及使用modesim自动化执行脚本文件进行简单的总结，更新之前文章的模板。以后有关代码的书写可以参考此博文。主要分为个部分，第一个部分介绍转5421BCD原理，第二部分是verilig代码及其仿真文件的书写，最后是.do文件的书写。这里不详细介绍，只是简单地说明。附录之前学习时候的博文[仿真文件的写法（以四位全加器为例）](https://blog.csdn.net/qq_41467882/article/details/82713257)

  3. 所属分类：互联网

    • 发布日期：2020-04-30
    • 文件大小：2048
    • 提供者：qq_41467882

  1. 四位全加器的modelisim实现.docx

  2. 基于modelsim编写了一个四位二进制全加器的实现代码，适合初学者，附有仿真结果，程序作者编写，测试通过。

  3. 所属分类：嵌入式

    • 发布日期：2020-02-07
    • 文件大小：364544
    • 提供者：xiaonainai1

  1. 罗斯蒙特 2051系列压力变送器用户手册.pdf

  2. 罗斯蒙特 2051系列压力变送器用户手册pdf,罗斯蒙特 2051系列压力变送器用户手册2051型系列 产品介绍: 2051C型差压,表压变送器:(详见第26页订货资料) 性能指标高到0.075%的精度,可选择0.065%精度。 两年的0.1%稳定性,可选择5年稳定性 共平面平台设计实现体化阅组,次元件与远传膜盒的解决方 案 标定量程从0.5inH20至200psi(1,2mbar至276bar) 与过程介质接触的部件材质为316L不锈钢和C-276合金。 2051T型表压、绝压变送器:(详

  3. 所属分类：其它

    • 发布日期：2019-09-14
    • 文件大小：1048576
    • 提供者：weixin_38744270

  1. 计算机组成原理复习资料.pdf

  2. 计算机组成原理的复习资料by中大，这个里边总结的东西非常独到Computer Organization and design the hardware/Software Interface Fifth editic 性能度量公式:CPU性能公式:cPU时间=指令数*cP时钟周期时间 或 cPU时间=指令数CP时钟频率 指令数:执行某程序所需的指令数量;CPl:执行某个程序段时每条指令所需的时钟周 期数;时钟周期时间:时钟频率的倒数 功耗墙:功耗( Power),功率的损耗,在单位吋间中所消耗的能

  3. 所属分类：讲义

    • 发布日期：2019-07-04
    • 文件大小：1048576
    • 提供者：weixin_38889708

  1. Verilog设计3-8译码器、8位全加器、四分之一分频器.zip

  2. 集成电路作业，Verilog设计3-8译码器、8位全加器、四分之一分频器（时钟周期clk=50ns），内含相对应的测试代码。

  3. 所属分类：C/C++

    • 发布日期：2020-06-16
    • 文件大小：4096
    • 提供者：llory
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