本设计可以创建一个两倍于FPGA时钟频率的脉冲信号。

用大多数FPGA都可以实现一个数字UWB（超宽带）脉冲发生器。本设计可以创建一个两倍于FPGA时钟频率的脉冲信号（图1）。以前的设计要采用异步延迟，才能制造出所需频率的脉冲。不过该设计需要一只支持三态上拉的FPGA，如Xilinx公司的Virtex 2（参考文献1）。这种方案亦需要手工布局与布线。今天的FPGA都不支持三态上拉。另外，异步延迟会随温度而变化。本例采用了一种有多时钟相位组合的同步延迟方案。这一设计可以实现于所有类别的FPGA上。 　　本设计中的主要限制因素是DCM（数字时钟管

用大多数FPGA都可以实现一个数字UWB（超宽带）脉冲发生器。本设计可以创建一个两倍于FPGA时钟频率的脉冲信号。以前的设计要采用异步延迟，才能制造出所需频率的脉冲。不过该设计需要一只支持三态上拉的FPGA，如Xilinx公司的Virtex2。这种方案亦需要手工布局与布线。今天的FPGA都不支持三态上拉。

用大多数FPGA都可以实现一个数字UWB（超宽带）脉冲发生器。本设计可以创建一个两倍于FPGA时钟频率的脉冲信号（图1）。以前的设计要采用异步延迟，才能制造出所需频率的脉冲。不过该设计需要一只支持三态上拉的FPGA，如Xilinx公司的Virtex 2（参考文献1）。这种方案亦需要手工布局与布线。今天的FPGA都不支持三态上拉。另外，异步延迟会随温度而变化。本例采用了一种有多时钟相位组合的同步延迟方案。这一设计可以实现于所有类别的FPGA上。 　　本设计中的主要限制因素是DCM（数字时钟管