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  1. 基于京微雅格低功耗FPGA的8b/10b SERDES的接口设计

  2. 本方案是以CME最新的低功耗系列FPGA的HR03为平台,实现8/10b的SerDes接口,包括SERDES收发单元,通过完全数字化的方法实现SERDES的CDR(Clock Data Recovery,时钟数据恢复),完成100~200Mhz的板间SERDES单通道通信。
  3. 所属分类:其它

    • 发布日期:2020-07-30
    • 文件大小:69632
    • 提供者:weixin_38674050
  1. 基于京微雅格低功耗FPGA的8b/10b SERDES的接口设计

  2. 摘要  串行接口常用于芯片至芯片和电路板至电路板之间的数据传输。随着系统带宽不断增加至多吉比特范围,并行接口已经被高速串行链接,或SERDES (串化器/ 解串器)所取代。起初, SERDES 是独立的ASSP 或ASIC 器件。在过去几年中已经看到有内置SERDES 的FPGA 器件系列,但多见于高端FPGA芯片中,而且价格昂贵。  本方案是以CME最新的低功耗系列FPGA的HR03为平台,实现8/10b的SerDes接口,包括SERDES收发单元,通过完全数字化的方法实现SERDES的CDR
  3. 所属分类:其它

    • 发布日期:2020-10-19
    • 文件大小:143360
    • 提供者:weixin_38680664
  1. 基于京微雅格低功耗FPGA的8b/10b SERDES的接口设计

  2. 摘要  串行接口常用于芯片至芯片和电路板至电路板之间的数据传输。随着系统带宽不断增加至多吉比特范围,并行接口已经被高速串行链接,或SERDES (串化器/ 解串器)所取代。起初, SERDES 是独立的ASSP 或ASIC 器件。在过去几年中已经看到有内置SERDES 的FPGA 器件系列,但多见于高端FPGA芯片中,而且价格昂贵。  本方案是以CME的低功耗系列FPGA的HR03为平台,实现8/10b的SerDes接口,包括SERDES收发单元,通过完全数字化的方法实现SERDES的CDR(C
  3. 所属分类:其它

    • 发布日期:2021-01-20
    • 文件大小:344064
    • 提供者:weixin_38685538