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  1. 基于 FPGA 的高阶全数字锁相环的设计与实现

  2. 提出了一种实现高阶全数字锁相环的新方法。该锁相环以数字比例积分控制取代了传统的一些数字环路滤 波控制方法，具有电路结构简单、控制灵活、跟踪精度高、环路性能好和易于集成的特点

  3. 所属分类：嵌入式

    • 发布日期：2009-08-17
    • 文件大小：315392
    • 提供者：xiaoxiaoha

  1. 一种基于全数字锁相环的2FSK解调方法

  2. 本文研究了一种采用全数字锁相环实现频移键控FSK信号解调的新方案。该方案基于可编程门阵列FPGA器件,用一个FSK解调实例介绍了全数字锁相环和解调器设计的过程。所设计的电路通过软件验证和硬件仿真,证明电路工作准确稳定,可以满足实际要求。

  3. 所属分类：嵌入式

    • 发布日期：2010-01-19
    • 文件大小：677888
    • 提供者：zhfaji

  1. 全数字锁相环

  2. 研究了一种基于周期控制的逆变器全数字锁相环的建模和参数设计。传统过零鉴相锁相环虽然实现简单，但同步信号在含有谐波、毛刺情况下会存在多个过零点，以致锁相失败。为了解决这一问题，该文提出了基于离散傅里叶变换鉴相的全数字锁相环。 离散傅里叶变换可以从任意信号中抽取基准频率倍频次信号的相位、频率和幅值，可以解决谐波对外同步信号的影响， 从而实现周期控制锁相环对谐波的识别。该文给出了其数字域模型和参数设计方法，仿真和实 验证实了该方法的可行性

  3. 所属分类：其它

    • 发布日期：2011-09-08
    • 文件大小：261120
    • 提供者：azhgul

  1. 基于VHDL的全数字锁相环的设计

  2. 基于VHDL的全数字锁相环的设计基于VHDL的全数字锁相环的设计基于VHDL的全数字锁相环的设计基于VHDL的全数字锁相环的设计基于VHDL的全数字锁相环的设计基于VHDL的全数字锁相环的设计基于VHDL的全数字锁相环的设计基于VHDL的全数字锁相环的设计

  3. 所属分类：硬件开发

    • 发布日期：2011-10-12
    • 文件大小：167936
    • 提供者：devpearl110

  1. 基于FPGA的全数字锁相环的设计与应用

  2. 系统讲述了用FPGA实现全数字锁相环(ADPLL)的原理、方法、实现流程

  3. 所属分类：硬件开发

    • 发布日期：2013-07-17
    • 文件大小：5242880
    • 提供者：xxy123123

  1. 基于FPGA的全数字锁相环的设计

  2. 基于FPGA的全数字锁相环的设计，给出了使用verilog HDL语言对锁相环进行基于FPGA的全数字系统设计，以及对其性能进行分析和计算机仿真的具体方法。该方法采用综合仿真来对数字锁相环进行输入设计、功能时序仿真及器件编程。仿真结果表明：该方法可通过在传统数字锁相环基本结构的基础上增加自动变模控制模块来有效解决缩短捕捉时间和减小同步误差之间的矛盾。

  3. 所属分类：硬件开发

    • 发布日期：2018-09-28
    • 文件大小：190464
    • 提供者：weixin_38535285

  1. 基于周期控制的逆变器全数字锁相环的实现和参数设计.rar

  2. 基于周期控制的逆变器全数字锁相环的实现和参数设计rar,基于周期控制的逆变器全数字锁相环的实现和参数设计

  3. 所属分类：其它

    • 发布日期：2019-10-13
    • 文件大小：259072
    • 提供者：weixin_38744375

  1. 宽频带数字锁相环的设计及基于FPGA的实现

  2. 本文简要介绍了在FPGA中实现全数字锁相环(DPLL)的原理与方法，以解决在同步串行数据通信时的同步时钟不稳定时的快速恢复问题； 并重点介绍了采用可控模数分频器实现的数字锁相环中宽频带捕获的方法与实现过程。

  3. 所属分类：其它

    • 发布日期：2020-08-02
    • 文件大小：82944
    • 提供者：weixin_38621870

  1. 基于FPGA的可变模全数字锁相环的开发与设计_陈莉.pdf

  2. 一种基于 FPGA 的全数字锁相环的实现方法,全数字锁相环的实现具有可移植性好、体积小、低功耗、可靠性高、方便维护和升级等优点，增强了系统的可靠性和稳定性。

  3. 所属分类：硬件开发

    • 发布日期：2020-08-11
    • 文件大小：1048576
    • 提供者：fhw_smith

  1. 基于流水线技术的全数字锁相环设计

  2. 为了提高全数字锁相环的系统运行速度、降低系统功耗，同时提高锁相系统的动态性能与稳态性能，提出一种基于流水线技术的全数字锁相环。采用电子设计自动化技术完成了该系统的设计，并对所设计的电路进行了计算机仿真与分析。仿真结果证明，该锁相环中数字滤波器的参数能够根据相位误差的大小进行动态调节，既可加快锁相速度，又能增强系统的稳定性。利用流水线技术优化的整体电路能够减小系统延迟，降低系统总功耗。该锁相环可作为功能模块嵌入到片上系统，具有十分广泛的用途。

  3. 所属分类：其它

    • 发布日期：2020-10-15
    • 文件大小：1031168
    • 提供者：weixin_38582793

  1. 一种基于可变相位累加器的全数字锁相环

  2. 提出了一种具有可变相位累加器电路结构的新型全数字锁相环。采用EDA技术完成了对该系统的设计，利用ModelSim软件对所设计的电路进行了系统仿真实验，并进行了硬件实验验证。实验结果表明，含有可变相位累加器构成的全数字锁相环可拓展系统环路的锁相范围，提高锁相频率，降低系统总功耗，并且不会增加FPGA芯片内部的逻辑资源。由于该锁相环内部信号的传递是并行传输，故可大大提高系统的锁相速度。该锁相环能够作为功能模块嵌入进电子系统芯片中，可广泛应用于通信、电子测量和自动控制等领域。

  3. 所属分类：其它

    • 发布日期：2020-10-15
    • 文件大小：342016
    • 提供者：weixin_38637983

  1. 嵌入式系统/ARM技术中的一种带宽自适应全数字锁相环的设计与实现

  2. 锁相环是一种能使输出信号在频率和相位上与输入信号同步的电路，即系统进入锁定状态（或同步状态）后，震荡器的输出信号与系统输入信号之间相差为零，或者保持为常数。传统的锁相环各个部件都是由模拟电路实现的，一般包括鉴相器（PD）、环路滤波器（LF）、压控振荡器（VCO）三个环路基本部件。 　　传统的数字锁相环设计在结构上希望通过采用具有低通特性的环路滤波，从而获得稳定的振荡控制数据。但是，在基于数字逻辑电路设计的数字锁相环系统中，利用逻辑算法实现低通滤波是比较困难的。有些电路通过对鉴相模块产生的相位误差

  3. 所属分类：其它

    • 发布日期：2020-10-23
    • 文件大小：302080
    • 提供者：weixin_38618746

  1. 基于DSP Builder的带宽自适应全数字锁相环的设计

  2. 本文采用一种基于比例积分(PI)控制算法的环路滤波器应用于带宽自适应的全数字锁相环，建立了该锁相环的数学模型，并分析该锁相环的各项性能指标和设计参数之间的关系。利用DSPBuilder直接对得到的锁相环数学模型在Matlab／Simulink环境下进行系统级的建模，并进行计算机仿真，同时将建立的模型文件转换成VHDL程序代码，在QuartusⅡ软件中进行仿真验证，并用FPGA予以实现。

  3. 所属分类：其它

    • 发布日期：2020-10-18
    • 文件大小：549888
    • 提供者：weixin_38618540

  1. 基于DSP Builder的带宽自适应全数字锁相环的设计与实现

  2. 在设计方法上多采用VHDL语言或者Verilog HDL语言编程完成系统设计，并利用EDA软件对系统进行时序仿真，以验证设计的正确性。该种设计方法就要求设计者对FPGA硬件有一定的了解，并且具有扎实的硬件描述语言编程基础。

  3. 所属分类：其它

    • 发布日期：2020-10-25
    • 文件大小：552960
    • 提供者：weixin_38689551

  1. 基于FPGA 的高阶全数字锁相环的设计与实现

  2. 提出了一种实现高阶全数字锁相环的新方法。该锁相环以数字比例积分控制取代了传统的一些数字环路滤波控制方法，具有电路结构简单、控制灵活、跟踪精度高、环路性能好和易于集成的特点。文中介绍了该高阶全数字锁相环的系统结构和工作原理，对其性能进行了理论分析和计算机仿真。应用EDA 技术设计了该系统，并用FPGA实现了其硬件电路。仿真和硬件测试结果证实了该设计的正确性。

  3. 所属分类：其它

    • 发布日期：2020-10-24
    • 文件大小：76800
    • 提供者：weixin_38677190

  1. EDA/PLD中的基于全数字锁相环的设计

  2. 本文在说明全数字锁相环的基础上，提出了一种利用FPGA设计一阶全数字锁相环的方法，并给出了关键部件的RTL可综合代码，并结合本设计的一些仿真波形详细描述了数字锁相环的工作过程，最后对一些有关的问题进行了讨论。关键词：全数字锁相环；DPLL；FSK；FPGA 引言　　锁相环(PLL)技术在众多领域得到了广泛的应用。如信号处理，调制解调，时钟同步，倍频，频率综合等都应用到了锁相环技术。传统的锁相环由模拟电路实现，而全数字锁相环(DPLL)与传统的模拟电路实现的PLL相比，具有精度高且不受温度和电压影

  3. 所属分类：其它

    • 发布日期：2020-11-24
    • 文件大小：78848
    • 提供者：weixin_38717171

  1. EDA/PLD中的基于FPGA的高速数字锁相环的设计与实现

  2. 摘 要：本文提出了一种利用边沿触发鉴相缩短锁相环捕获时间的方案，并详细介绍了该方案基于FPGA的实现方法。通过对所设计的锁相环进行计算机仿真和硬件测试，表明该方案确实可以提高锁相环的捕获性能。关键词：数字锁相环(DPLL)；捕获时间；FPGA；VHDL 引言捕获时间是锁相环的一个重要参数，指的是锁相环从起始状态到达锁定状态所需时间。在一些系统中，如跳频通信系统，由于系统工作频率不断地发生快速变化(每秒几百次到几千次，甚至高达上万次)，要求锁相环能够对信号相位快速捕获。因此研究具有较短捕获时

  3. 所属分类：其它

    • 发布日期：2020-12-09
    • 文件大小：69632
    • 提供者：weixin_38607311

  1. EDA/PLD中的基于FPGA 的高阶全数字锁相环的设计与实现

  2. 1 引言 　　锁相环在通信、雷达、测量和自动化控制等领域应用极为广泛，已经成为各种电子设备中必不可少的基本部件。随着电子技术向数字化方向发展，需要采用数字方式实现信号的锁相处理。因此，对全数字锁相环的研究和应用得到了越来越多的关注。 　　传统的数字锁相环系统是希望通过采用具有低通特性的环路滤波器，获得稳定的振荡控制数据。对于高阶全数字锁相环，其数字滤波器常常采用基于DSP 的运算电路。这种结构的锁相环，当环路带宽很窄时，环路滤波器的实现将需要很大的电路量，这给专用集成电路的应用和片上系统S

  3. 所属分类：其它

    • 发布日期：2020-12-08
    • 文件大小：107520
    • 提供者：weixin_38747144

  1. EDA/PLD中的智能全数字锁相环的设计

  2. 1 引言 数字锁相环路已在数字通信、无线电电子学及电力系统自动化等领域中得到了极为广泛的应用。随着集成电路技术的发展，不仅能够制成频率较高的单片集成锁相环路，而且可以把整个系统集成到一个芯片上去。在基于FPGA的通信电路中，可以把全数字锁相环路作为一个功能模块嵌入FPGA中，构成片内锁相环。 锁相环是一个相位误差控制系统。它比较输入信号和振荡器输出信号之间的相位差，从而产生误差控制信号来调整振荡器的频率，以达到与输入信号同频同相。所谓全数字锁相环路(DPLL)就是环路部件全部数字化，采用

  3. 所属分类：其它

    • 发布日期：2020-12-13
    • 文件大小：76800
    • 提供者：weixin_38687343

  1. 基于全数字锁相环的设计

  2. 本文在说明全数字锁相环的基础上，提出了一种利用FPGA设计一阶全数字锁相环的方法，并给出了关键部件的RTL可综合代码，并结合本设计的一些仿真波形详细描述了数字锁相环的工作过程，对一些有关的问题进行了讨论。关键词：全数字锁相环；DPLL；FSK；FPGA 引言　　锁相环(PLL)技术在众多领域得到了广泛的应用。如信号处理，调制解调，时钟同步，倍频，频率综合等都应用到了锁相环技术。传统的锁相环由模拟电路实现，而全数字锁相环(DPLL)与传统的模拟电路实现的PLL相比，具有精度高且不受温度和电压影响，

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：75776
    • 提供者：weixin_38589812
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