全加器是逻辑控制、数值运算等需要进行大量的乘、加运算的部件的最基本单元,快速和低功耗设计一直都是集成电路设计的研究热点。在对现有全加器电路研究分析的基础上,提出一种基于多数决定函数和标准逻辑门电路的低功耗全加器设计。仿真结果表明,提出的电路在功耗和功耗延迟积的性能方面都有所提高。

提出一种低功耗的仅用输入电容和CMOS反向器实现的一位全加器电路设计。该电路仅用了6个管子，从而达到降低功耗的目的。较少的管子、工作于极低电源电压以及短路电流的消除是该全加器3个主要特征。

O 引言 　　加法运算是算术运算中最基本的运算，都是二进制的加法，就算是减法、乘法、除法等等都是转化为加法，都是基于二进制的换算算法的 　　对于全加器结构的研究，国内外有许多相关报道，大多数研究致力于提高全加器的速度和降低其功耗。由于传输门具有很强的逻辑功能，且输入电容小，因而用传输门实现的全加器速度快，且结构简单。采用传输门实现的全加器比组合门实现的全加器电路要简单。 　　结合上面的讨论，提出一种结构更加简单，性能更好的加法器单元电路，它仅由输入电容和CMOS反向器组成，而且通过电路简化

全加器是算术运算的基本单元，提高一位全加器的性能是提高运算器性能的重要途径之一。首先提出多数决定逻辑非门的概念和电路设计，然后提出一种基于多数决定逻辑非门的全加器电路设计。该全加器仅由输入电容和CMOS反向器组成，较少的管子、工作于极低电源电压、短路电流的消除是该全加器的三个主要特征。对这种新的全加器，用PSpice进行了晶体管级模拟。结果显示，这种新的全加器能正确完成加法器的逻辑功能。