分析了CMOS逻辑电路的功耗来源，对低功耗内建自测试技术进行了研究。为了减少被测电路内部节点的开关翻转活动率，提高测试向量之间的相关性，研究了随机单输入跳变测试生成序列，可以在不损失故障覆盖率的前提下，降低被测电路的开关翻转活动率，实现测试期间的低功耗，特别适合于数字集成电路的内建自测试。