本文介绍了具有高时序鲁棒性水平的异步双轨编码电路的系统设计流程。 通过这种流程，可以将同步布尔网络转换为由所谓的双轨编码功能模块（DRFM）组成的异步对等网络。 目标异步电路中的每个双轨编码变量均得到部分确认，并且整个电路满足速度独立性要求。 翻译过程是在整数编程框架内制定的，并通过有效的算法来解决。 此外，还讨论了设计DRFM和表征其传播延迟的方法，以及用于目标异步电路性能分析的仿真技术。

基于部分确认的异步双轨编码电路的综合与优化