高速数字设计需要考虑高速信号互联中出现的信号完整性问题。该文阐述了基于ADS5447的高速数据采样系统的设计实例中的LVPECL时钟设计方法,采用预加重和均衡技术提高数字LVDS输出传输距离的设计方法。利用HyperLynx软件进行仿真,取得良好的效果,对于实际电路设计有相当的指导作用。