卷积码是一种性能优良的差错控制编码。本文阐述了卷积码编解码器的基本工作原理，在MAX+PLUS2软件平台上，给出了利用复杂可编程逻辑器件设计的（2，1，6）卷积码编解码器电路，并进行了编译和波形仿真。

卷积码是一种性能优良的差错控制编码。本文阐述了卷积码编解码器的基本工作原理，在MAX+PLUS2软件平台上，给出了利用复杂可编程逻辑器件设计的（2，1，6）卷积码编解码器电路，并进行了编译和波形仿真。

设计是以信道的编解码的思想，实现信道的编解过程，通过用VHDL语言对Altera公司生产的可编程逻辑器件CPLD进行编程，从而实现HDB3码编解码过程，同时也可采用原理图的形式用CPLD实现卷积码编解码器。通过本次设计，实现了信道的编解码，从而了解信道的编解码过程。

本文阐述了卷积码编解码器的工作原理，利用CPLD器件，设计出了（2，1，6）卷积码编解码器。本文作者创新点是利用了EDA技术中的MAX+PLUS2作为开发工具，将设计的电路图综合成网表文件写入其中，制成ASIC芯片，突出优点是可反复编程，集成度非常高，数据速率快，自顶向下设计，查找和修改错误方便，同时先仿真，正确后再下载测试并应用，因而具有较大的灵活性；根据本文提出的设计思路，可方便的设计其它卷积码编解码器，有广阔的应用前景。