本文详细介绍了作战系统时间统一同步的可靠性设计，从EMC设计、高速电路PCB设计、FPGA逻辑编程设计等几个方面介绍了时统接收处理模块的抗干扰设计及其实现方法，并用仿真技术进行仿真，从而将时统系统可能受到的干扰减到最低，提高了整个作战系统的可靠性。文中的时统模块已经应用于实际的作战系统中，效果良好。

作战系统时间的统一同步(时统)的重要性越来越得到重视，只有保证整个系统处在同一时间的基准上，才能实现真正意义上的以网络为中心的信息战、以精确制导武器系统对抗和以协同作战方式为主的现代化战争。另外由于不同的作战系统对时统有着不同要求，因此对时统接收处理模块(简称时统模块)有着较高要求。利用FPGA的强大功能及灵活性设计的时统模块能够很好地实现以上要求。