设计了一种可实现4路视频信号缩放和帧率转换的电路架构。视频信号依次经过缩小模块、帧率转换模块以及放大模块，有效地减少了帧率转换对存储器带宽的需求。帧率变换模块采用输入和输出自适应调整的算法，同时在缩小模块采用加权均值算法，而放大模块则采用四点双三次插值算法。在满足视频放大质量要求的基础上，避免了采用过于复杂算法而消耗过多的FPGA资源，有效地解决了视频放大算法实现视频缩小时原始图像信息量丢失导致图像失真的问题。