基于FPGA的时分秒实验 实现如下功能： 六个数码管显示，如22:49:25 （Quartus II 7.0 ） 部分代码： Library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; --//======================================= entity hourmins is port(clk1000:IN STD_LOGIC;--时钟1000 RST:IN STD_