注册会员 | 设为首页 | 加入收藏夹
您好，欢迎光临本网站！[请登录] ！[注册会员]！  

搜索资源列表

  1. 基于FPGA的时钟设计

  2. 基于FPGA的时钟设计 全局时钟 门控时钟 多逻辑时钟等

  3. 所属分类：其它

    • 发布日期：2011-08-17
    • 文件大小：306176
    • 提供者：reesun1990

  1. 基于FPGA的数字时钟设计

  2. 使用VHDL编写的基于FPGA的时钟设计，初学者编写。分计时器以及小时计时器都可以根据这个编写，虽然比较简单，但是很实用

  3. 所属分类：软件测试

    • 发布日期：2018-05-10
    • 文件大小：1024
    • 提供者：qq_40104378

  1. 基于FPGA的万年历设计

  2. 基于FPGA的可显示数字时钟，设计思路为自底向上，包括三个子模块：时钟模块，进制转换模块，led显示模块。所用到的FPGA晶振频率为50Mhz，首先利用它得到1hz的时钟然后然后得到时钟模块，把时钟模块输出的时、分、秒输入到进制转换模块后得到十进制的值再输入到led显示模块，该工程已经在FPGA开发板上亲测可用。

  3. 所属分类：硬件开发

    • 发布日期：2020-04-03
    • 文件大小：8388608
    • 提供者：qq_42047759

  1. 基于FPGA的雷达数字信号处理机设计

  2. 本文采用脉冲多普勒、数字波束形成等技术，为某型雷达导引头信号项目设计了其关键部分——雷达数字信号处理机。本处理器采用FP GA平台实现，文中详细介绍了该处理器基于FPGA的基频信号产生模块、回波信号采集模块、控制信号产生模块和时钟模块等硬件模块的设计思路。

  3. 所属分类：其它

    • 发布日期：2020-08-07
    • 文件大小：226304
    • 提供者：weixin_38638647

  1. 基于FPGA的多时钟片上网络设计

  2. 本文介绍了一个基于FPGA 的高效率多时钟的虚拟直通路由器，通过优化中央仲裁器和交叉点矩阵，以争取较小面积和更高的性能。同时，扩展路由器运作在独立频率的多时钟NoC 架构中，并在一个3×3Mesh 的架构下实验，分析其性能特点，比较得出多时钟片上网络具有更高的性能。

  3. 所属分类：其它

    • 发布日期：2020-08-07
    • 文件大小：130048
    • 提供者：weixin_38589812

  1. 基于FPGA的时钟频率同步设计

  2. 基于时钟频率调整的时间同步方法，实现简单，而且没有复杂的软件同步协议，占用较小的网络带宽就可以实现高精度的时钟同步，在硬件上只需要低成本的FPGA支持。

  3. 所属分类：其它

    • 发布日期：2020-08-07
    • 文件大小：325632
    • 提供者：weixin_38571878

  1. 基于FPGA的跨时钟域信号处理同步设计的重要

  2. 本文我们主要来讨论一下基于FPGA的跨时钟域信号处理同步设计的重要，希望能对你的学习有所帮助。

  3. 所属分类：其它

    • 发布日期：2020-08-12
    • 文件大小：178176
    • 提供者：weixin_38540782

  1. 基于FPGA的直接数字频率合成技术设计

  2. 本文主要讨论基于FPGA的直接数字频率合成技术设计。本系统在频率不高于１００ｋＨｚ时能产生精确的正弦波形，而且十分稳定。由于基准时钟为５０ＭＨｚ，且分辨率为１６位，因此，该系统能产生的最低频率为５００Ｈｚ，若要产生更低频率及更精确的波形，可以提高分辨率并相应减小基准时钟，这在ＦＰＧＡ中实现起来相当容易。

  3. 所属分类：其它

    • 发布日期：2020-08-11
    • 文件大小：128000
    • 提供者：weixin_38698590

  1. 基于fpga的乒乓球游戏机.zip

  2. 基于fpga的乒乓球游戏机的设计完整代码，包括时钟分频模块，数码管显示模块，和发球击球计分模块，胜局统计和发球权判决模块的设计文件，自己写的绝对可用

  3. 所属分类：其它

    • 发布日期：2020-08-27
    • 文件大小：3072
    • 提供者：weixin_42638401

  1. 基于FPGA的流水线单精度浮点数乘法器设计

  2. 针对现有的采用Booth算法与华莱士（Wallace）树结构设计的浮点乘法器运算速度慢、布局布线复杂等问题，设计了基于FPGA的流水线精度浮点数乘法器。该乘法器采用规则的Vedic算法结构，解决了布局布线复杂的问题；使用超前进位加法器（Carry Lookahead Adder，CLA）将部分积并行相加，以减少路径延迟；并通过优化的4级流水线结构处理，在Xilinx ISE 14.7软件开发平台上通过了编译、综合及仿真验证。结果证明，在相同的硬件条件下，本文所设计的浮点乘法器与基4-Boot

  3. 所属分类：其它

    • 发布日期：2020-10-16
    • 文件大小：811008
    • 提供者：weixin_38586942

  1. 基于FPGA的多通道同步实时高速数据采集系统设计

  2. 为了满足精密设备监测过程中对数据采集的精确性、实时性和同步性的严格要求，设计了一种基于FPGA的多通道实时同步高速数据采集系统。本系统采用Xilinx公司的Spartan6系列的FPGA作为核心控制器件，实现了数据采集控制、数据缓存、数据处理、数据存储、数据传输和同步时钟控制等功能。经测试验证，该方案具有精度高、速率快、可靠性好、实时性强、成本低等特点。

  3. 所属分类：其它

    • 发布日期：2020-10-15
    • 文件大小：843776
    • 提供者：weixin_38614484

  1. 基于FPGA的时钟设计

  2. 对于一个设计项目来说，全局时钟是最简单和最可预测的时钟。在PLD／FPGA设计中最好的时钟方案是由专用的全局时钟输入引脚驱动的单个主时钟去钟控设计项目中的每一个触发器。只要可能就应尽量在设计项目中采用全局时钟。PLD／FPGA都具有专门的全局时钟引脚，它直接连到器件中的每一个寄存器。这种全局时钟提供器件中最短的时钟到输出的延时。

  3. 所属分类：其它

    • 发布日期：2020-10-20
    • 文件大小：173056
    • 提供者：weixin_38673694

  1. 嵌入式系统/ARM技术中的基于FPGA的音乐硬件演奏电路设计与实现（二）

  2. 相关资料： 基于FPGA的音乐硬件演奏电路设计与实现（一）     　　3 系统的方案实现 　　3.1 各模块仿真及描述 　　notetabs作为音符rom的地址发生器，此模块中设置了一个8位2进制计数器，频率为4hz,即为4个音符一秒时间四四拍的4分音符。notetabs计数器计数器按4hz时钟频率做加法计数，当stop为高电平时停止加法运算，而当change可设置rom中数据的跳转，rom通过toneindex[30]端口输向tonetaba模块。乐曲就演奏起来了。 　　由

  3. 所属分类：其它

    • 发布日期：2020-10-20
    • 文件大小：321536
    • 提供者：weixin_38499349

  1. 基于FPGA的时钟频率同步设计与应用

  2. 文研究了一种可对频率进行动态调整的时钟，通过对时钟频率的动态修正，实现主从时钟频率的同步，进而实现时间同步。

  3. 所属分类：其它

    • 发布日期：2020-10-20
    • 文件大小：600064
    • 提供者：weixin_38722721

  1. 基于FPGA的成像声纳FFT波束形成器设计

  2. 针对成像声纳波束形成器的特点，设计了一种基于FPGA的FFT波束形成器。整个系统采用Altera公司的DSP Builder构建，FFT波束形成器采用基2-512点DIT-FFT算法，并使用流水线技术、乒乓操作。在Altera StratixII FPGA EP2S90F784I4硬件平台上测试，30 MHz系统时钟，在17.07 ?滋s内得到512点FFT运算结果，满足成像声纳系统波束形成器要求。

  3. 所属分类：其它

    • 发布日期：2020-10-20
    • 文件大小：222208
    • 提供者：weixin_38526751

  1. FPGA异步时钟设计中的同步策略

  2. 基于FPGA的数字系统设计中大都推荐采用同步时序的设计，也就是单时钟系统。但是实际的工程中，纯粹单时钟系统设计的情况很少，特别是设计模块与外围芯片的通信中，跨时钟域的情况经常不可避免。

  3. 所属分类：其它

    • 发布日期：2020-10-19
    • 文件大小：191488
    • 提供者：weixin_38539705

  1. 一种基于FPGA的多时钟片上网络研究与设计

  2. 在FPGA上设计一个高性能、灵活的、面积小的通信体系结构是一项巨大的挑战。大多数基于FPGA的片上网络...

  3. 所属分类：其它

    • 发布日期：2020-10-19
    • 文件大小：142336
    • 提供者：weixin_38522795

  1. 基于FPGA的SoftSerdes设计与实现

  2. 串行I／O技术所需的时钟数据恢复(CDR)技术和CDR技术所需的模拟锁相环(PLL)通常会降低电路性能。为此，文中给出了一种基于FPGA的新型全数字串／并转换设计方案。

  3. 所属分类：其它

    • 发布日期：2020-10-24
    • 文件大小：195584
    • 提供者：weixin_38679277

  1. EDA/PLD中的基于FPGA的SoftSerdes设计与实现

  2. 0引言       在高速源同步应用中，时钟数据恢复是基本的方法。最普遍的时钟恢复方法是利用数字时钟模块(DCM、)产生的多相位时钟对输入的数据进行过采样。但是由于DCM的固有抖动，在频率很高时，利用DCM作为一种数据恢复的方法并不一定合适。DCM的这种附加抖动会引起数据有效窗口的相应减小，这样就会限制高速电路的性能。常用的串行I／O技术需要时钟数据恢复(CDR)技术，而CDR技术需要模拟的PLL，其局限性是低噪声容限、高功率损耗及严格的PCB布局布线要求。基于对上述缺点的考虑，本文介绍了一

  3. 所属分类：其它

    • 发布日期：2020-12-06
    • 文件大小：87040
    • 提供者：weixin_38699726

  1. 基于FPGA的SoftSerdes设计与实现

  2. 0引言       在高速源同步应用中，时钟数据恢复是基本的方法。普遍的时钟恢复方法是利用数字时钟模块(DCM、)产生的多相位时钟对输入的数据进行过采样。但是由于DCM的固有抖动，在频率很高时，利用DCM作为一种数据恢复的方法并不一定合适。DCM的这种附加抖动会引起数据有效窗口的相应减小，这样就会限制高速电路的性能。常用的串行I／O技术需要时钟数据恢复(CDR)技术，而CDR技术需要模拟的PLL，其局限性是低噪声容限、高功率损耗及严格的PCB布局布线要求。基于对上述缺点的考虑，本文介绍了一种

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：86016
    • 提供者：weixin_38748555
« 12 3 4 5 6 7 8 9 10 ... 22 »