基于verilog的直方图统计，不使用ramip，自行编写ram模块方便好用 输入sclk像素时钟，输入clk_ram二倍频 在一个像素时钟内实现读取和加一存入，在帧间实现清零第一帧无效 输入灰度级10bit，最高统计384*288阵列可改 参数可根据自己需求修改