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  1. 基于FPGA的8b10b编解码verilog实现

  2. 本设计是采用EDA技术设计的一种8B /10B 编解码电路,实现了在高速的串行数据传输中的直流平衡。利用verilog HDL 逻辑设计语言,经过modelsim、quartus II的仿真和下载验证,实现其编码和解码的功能。 该编解码电路设计大体上可以由五个模块构成,分别是默认编码模块、差异度计算模块、编码校正模块、并串转换模块、显示模块。 采用Verilog HDL 描述、modelsim 10.2a 进行功能仿真、Quartus II 13.1 进行FPGA逻辑综合和适配下载,最后在Alt
  3. 所属分类:硬件开发

    • 发布日期:2019-07-12
    • 文件大小:3145728
    • 提供者:qq_40223983
  1. 基于FPGA的8B10B编解码设计

  2. 摘要:为提高8B/10B编解码的工作速度和简化逻辑方法,提出一种基于FPGA的8B/10B编解码系统设计方案。与现有的8B/10...
  3. 所属分类:其它

    • 发布日期:2020-10-22
    • 文件大小:229376
    • 提供者:weixin_38629873