由于LLR 算法具有较高的运算复杂度，不易于硬件实现，而经过简化的MAX 算法由于避免了指数和对数运算，大大降低运算复杂度，只需进行加减法和少数乘法运算，适合于硬件实现。该设计通过MATLAB 与VHDL 仿真对照，验证了MAX 软解调算法硬件设计的准确性，同时将该模块与LDPC 译码模块级联，在具体的FPGA 芯片上运行，利用片上分析仪Chipscope 进一步验证设计的可行性。

摘 要：先分析了8PSK 的软解调原理，针对最优的对数似然比（LLR）运算复杂度较高的特点，选用了相对简化的最大值（MAX）算法作为可编程逻辑门阵列（FGPA）硬件平台实现方案。随后，通过QUARTUS II 仿真平台对8PSK 软解调器进行了硬件描述语言（VHDL）的设计实现和功能仿真，并通过与LDPC 译码模块级联在Altera 公司的Stratix II 系列FPGA 芯片上完成最终测试。通过与MATLAB 仿真结果进行比较，验证上述简化8PSK 软解调器设计的正确性和可行性。 　　0

摘 要：先分析了8PSK 的软解调原理，针对的对数似然比（LLR）运算复杂度较高的特点，选用了相对简化的值（MAX）算法作为可编程逻辑门阵列（FGPA）硬件平台实现方案。随后，通过QUARTUS II 仿真平台对8PSK 软解调器进行了硬件描述语言（VHDL）的设计实现和功能仿真，并通过与LDPC 译码模块级联在Altera 公司的Stratix II 系列FPGA 芯片上完成终测试。通过与MATLAB 仿真结果进行比较，验证上述简化8PSK 软解调器设计的正确性和可行性。 　　0 引言