最初的频率综合器全由模拟电路实现，由于模拟电路存在温度漂移、电网电压等缺点，给系统的同步带来困难。随着大规模、超大规模数字集成电路的发展，在部分应用领域，数字频率综合器逐渐取代了模拟频率综合器。近年来随着FPGA和CPLD技术的迅猛发展，数字频率综合器的实现方式和工作速度都到了本质的改进和提高，可以说数字频率综合器是随着FPGA的发展而发展起来的。

针对跳频通信系统有固有噪声的特点，结合DDS+DPLL高分辨率、高频率捷变速度的优点，并采用Altera公司的Quartus-Ⅱ_10．1软件进行设计综合，提出了一种新型的跳频信号源。结果表明，该设计中DPLL时钟可达到120 MHz，性能较高，而仅使用了30个LUT和18个触发器，占用资源很少。