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基于FPGA的SoftSerdes设计与实现
串行I/O技术所需的时钟数据恢复(CDR)技术和CDR技术所需的模拟锁相环(PLL)通常会降低电路性能。为此,文中给出了一种基于FPGA的新型全数字串/并转换设计方案。
所属分类:
其它
发布日期:2020-10-24
文件大小:195584
提供者:
weixin_38679277
EDA/PLD中的基于FPGA的SoftSerdes设计与实现
0引言 在高速源同步应用中,时钟数据恢复是基本的方法。最普遍的时钟恢复方法是利用数字时钟模块(DCM、)产生的多相位时钟对输入的数据进行过采样。但是由于DCM的固有抖动,在频率很高时,利用DCM作为一种数据恢复的方法并不一定合适。DCM的这种附加抖动会引起数据有效窗口的相应减小,这样就会限制高速电路的性能。常用的串行I/O技术需要时钟数据恢复(CDR)技术,而CDR技术需要模拟的PLL,其局限性是低噪声容限、高功率损耗及严格的PCB布局布线要求。基于对上述缺点的考虑,本文介绍了一
所属分类:
其它
发布日期:2020-12-06
文件大小:87040
提供者:
weixin_38699726
基于FPGA的SoftSerdes设计与实现
0引言 在高速源同步应用中,时钟数据恢复是基本的方法。普遍的时钟恢复方法是利用数字时钟模块(DCM、)产生的多相位时钟对输入的数据进行过采样。但是由于DCM的固有抖动,在频率很高时,利用DCM作为一种数据恢复的方法并不一定合适。DCM的这种附加抖动会引起数据有效窗口的相应减小,这样就会限制高速电路的性能。常用的串行I/O技术需要时钟数据恢复(CDR)技术,而CDR技术需要模拟的PLL,其局限性是低噪声容限、高功率损耗及严格的PCB布局布线要求。基于对上述缺点的考虑,本文介绍了一种
所属分类:
其它
发布日期:2021-01-19
文件大小:86016
提供者:
weixin_38748555