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  1. 一种改进Turbo 码译码器的FPGA设计与实现

  2. 一种基于MAX- Log- MAP 算法的更有效减小译码延时的方法, 通过并行计算前向状态度量和后向状态度量, 将半次迭代译码延时缩短一半, 而译码性能没有损失, 同时也减小了硬件实现中的时序控制复杂度

  3. 所属分类：其它

    • 发布日期：2011-04-11
    • 文件大小：235520
    • 提供者：sandyliaoxi

  1. 基于FPGA的LDPC码译码器的实现

  2. 低密度奇偶校验码即LDPC码是Gallager于1962年提出的一种性能接近香农限的好码。随着LDPC码被重新提出，LDPC码的优异性能在信息可靠传输中的良好应用前景，又广泛被IT业界、学术界重视起来。LDPC码被应用在光通信、卫星通信、深空通信、第4代移动通信系统、高速与甚高速率数字用户线、光和磁记录系统等。LDPC码已经成为当今信道编码领域最受瞩目的研究热点之一，在更多应用前景下取代Turbo码的趋势已经十分明显。基于LDPC码的良好性能表现，LDPC编码将更多地运用在高速高质量环境下，目

  3. 所属分类：硬件开发

    • 发布日期：2011-06-07
    • 文件大小：3145728
    • 提供者：hf346714895

  1. 基于FPGA的Turbo码译码器设计与实现

  2. 对Turbo码的Log-MAP译码算法进行了研究,引入滑动窗技术对Log-MAP译码算法进行了优化,并设计了适合硬件实现的流水线结构的译码器。结合3G标准规定的数据速率,对译码器和交织器进行硬件电路的设计和FPGA实现。仿真结果表明所设计的电路在译码性能和延迟方面满足实际要求,具有一定的实用价值。

  3. 所属分类：其它

    • 发布日期：2020-05-18
    • 文件大小：215040
    • 提供者：weixin_38500222

  1. 改进的TPC译码器设计与实现

  2. 为改进Turbo乘积码(TPC)硬件译码器的性能和降低实现复杂性,采用理论分析和实现仿真的方法,通过对TPC码基本编译码原理的深入分析,基于Chase2软判决译码算法的迭代译码过程的研究和仿真基础上,提出改进迭代译码过程中外部信息计算的方法,给出了其FPGA设计和实现方法.研究结果表明:使用的改进算法对编码参数为(64,57,4)的TPC码进行译码在译码迭代次数为3次、不可靠位数选择为3位时,在误比特率为10-6条件下,编码增益能达到6.8 dB.

  3. 所属分类：其它

    • 发布日期：2020-05-30
    • 文件大小：668672
    • 提供者：weixin_38711643

  1. 一种低存储容量Turbo码译码器结构设计及FPGA实现

  2. 为满足高性能低功耗无线通信的要求，基于反向重算和线性估算的Turbo码译码器结构，通过改变其前向状态度量的存储方式，提出了一种低存储容量的低功耗译码器结构设计方案，并给出了FPGA实现结构。结果表明，与已有的Turbo码译码器结构相比，本设计的译码器结构使存储容量降低了65%，译码性能与Log-MAP算法接近；并且在25 MHz、50 MHz、75 MHz、100 MHz、125 MHz频率下，较传统的译码器结构相比，动态的存储容量功耗均下降50%左右，而总功耗分别降低了4.97%、8.78%、

  3. 所属分类：其它

    • 发布日期：2020-10-15
    • 文件大小：812032
    • 提供者：weixin_38748718