不管是放到测试设置中，还是作为被测设备的一部分，时钟恢复都在进行准确的测试测量时发挥着重要作用。由于大多数千兆位通信系统都是同步系统，因此系统内部的数据都使用公共时钟定时。不管是沿着几英寸的电路板传送，还是经过光纤横跨大陆，数据与其定时输入的时钟之间的关系都可能会被打乱。通过直接从数据中提取时钟，可以在接收机正确实现信号再生。

串行I／O技术所需的时钟数据恢复(CDR)技术和CDR技术所需的模拟锁相环(PLL)通常会降低电路性能。为此，文中给出了一种基于FPGA的新型全数字串／并转换设计方案。