本文提出的一种实现算术编码的集成电路IP核,经过仿真和FPGA验证,能够符合JPEG2000标准,仿真结果表明,在相同的条件下,该IP核编码所需时间仅约为软件编码所需时间的40%,从而大大提高了算术编码的效率,使得将来其应用于实时处理系统成为可能;并且将来可以定制所需的ASIC电路,用于新一代数字照相机等具有广泛市场前景的 项目。

基于Q-Coder算术编码器的IP核设计[图],1概述JPEG2000[1,2]是新的静止图像压缩标准，它具有的多种特性使得它有着广泛的应用前景。

JPEG2000是新的静止图像压缩标准，它具有的多种特性使得它有着广泛的应用前景。目前为止，JPEG2000的解决方案比较少，并且其中的绝大部分是软件解决方案：Jasper软件是经IEC JTC1/SC29/WG1小组推荐使用的实现JPEG2000的为数不多的软件之一。