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  1. Verilog HDL程序设计与实践--云创工作室编著

  2. 有点大，分为两部分（上和下），还有一个超星阅读器 第1章　EDA设计与Verilog　HDL语言概述 　　1.1　EDA设计概述 　　1.1.1　EDA技术简介 　　1.1.2　EDA与传统电子系统设计方法 　　1.1.3　可编程逻辑器件对EDA技术的要求 　　1.2　Verilog　HDL语言简介 　　1.2.1　硬件描述语言说明 　　1.2.2　Verilog　HDL语言的历史 　　1.2.3　Verilog　HDL语言的能力 　　1.2.4　Verilog　HDL和VHDL语言的比较 　

  3. 所属分类：嵌入式

    • 发布日期：2009-08-04
    • 文件大小：14680064
    • 提供者：kygreen

  1. 基于FPGA的MCUIP核设计与研究

  2. 本文对现今市场流行的基于RISC技术的MCU进行了分析,发现其使用流水 线结构来提高指令执行效率的技术会给内部控制逻辑的设计带来极大的困难。为 了简化控制器设计,本文以传统51系列的MCU为基点,对其进行了系统而深入 的分析。分析发现基于累加器的ALU结构、CISC指令体系及指令的执行时间是 影响其性能的关键因素。 针对于此,设计了一种具有特色的微处理器内核。该处理器内核采用哈佛结 构、单相时钟、全同步设计,在内核结构、指令系统和指令时序上对传统的51系 列MCU进行了改进,从而加快了微处理器

  3. 所属分类：硬件开发

    • 发布日期：2011-01-18
    • 文件大小：6291456
    • 提供者：jhy2003hn

  1. VerilogHDL数字系统设计

  2. 对数字信号进行算术运算和逻辑运算的电路称为数字电路(Digital Circuit)，或数字系统(Digital System)。由于具有逻辑运算和逻辑处理功能，所以数字电路有时也称为数字逻辑电路(Digital Logic Circuit)。数字系统设计(Digital Design)1 过去40年，数字系统经历了巨大改进和提高，单个芯片中包含的晶体管的数目呈现指数规律增长。一块普通芯片内可能包含成百上千，甚至上百万个晶体管。而且芯片体积变得越来越小，速度变得越来越快，成本不断降低，功能越来

  3. 所属分类：硬件开发

    • 发布日期：2015-03-26
    • 文件大小：8388608
    • 提供者：yuexianqingshan

  1. 基于C51软核的SOC温度检测系统

  2. 本课题就是要以FPGA/CPLD器件作为载体，以现代EDA技术为手段，利用自顶向下的设计方法，通过VHDL语言，实现一个与8051系列单片机指令兼容的微控制器芯片的 IP核。并利用C语言编写一个LCD温度显示系统，在EP4CE115F29C7（FPGA）芯片上对设计8051IP 核进行验证。

  3. 所属分类：嵌入式

    • 发布日期：2016-04-11
    • 文件大小：17825792
    • 提供者：yexiang520

  1. 基于VHDL语言的IP核验证

  2. 集成电路发展到超大规模阶段后，芯片中凝聚的知识已经高度浓缩。专有知识产权的IP核设计及其再利用是保证SoC开发效率和质最的重要手段。 随着CPLD/FPGA的规模越来越大，设计越来越复杂，IP核是必然的发展趋势。

  3. 所属分类：其它

    • 发布日期：2020-08-02
    • 文件大小：102400
    • 提供者：weixin_38663701

  1. 基于FPGA的多通道SSI通信控制器设计

  2. 采用VHDL硬件描述语言，以Xilinx公司的FPGA为设计平台，设计实现了以开源软核MC8051为核心的控制单元，控制4路SSI协议模块的SoPC架构的通信控制器，并对通信控制器进行了功能仿真与验证。该控制器可灵活进行IP核模块扩展，并可作为外围处理机与TI公司TMS320C6000系列DSP进行互连通信，将慢速串行通信任务进行分离，从而减轻DSP的负担，提高系统的整体性能。

  3. 所属分类：其它

    • 发布日期：2020-10-20
    • 文件大小：386048
    • 提供者：weixin_38732924

  1. 基于VHDL语言的IP核验证

  2. 探讨了IP核的验证与测试的方法及其和VHDL语言在IC设计中的应用．并给出了其在RISC8框架CPU核中的下载实例。

  3. 所属分类：其它

    • 发布日期：2020-10-18
    • 文件大小：103424
    • 提供者：weixin_38546789

  1. EDA/PLD中的基于VHDL语言的IP核验证设计

  2. 引言 　　代码纯化．指在代码设计中及完成后进行自定义的、IEEE标准的、设计重用的、可综合性和可测试性等方面的规则检查； 　　代码覆盖率分析．研究仿真中的测试矢量是否足够； 　　设计性能和面积分析．在设计逻辑综合过程中分析所设计的RTL所能达到的性能和面积要求； 　　可测性分析：IP核设计重用中的关键技术。如何保证IP核的高测试覆盖率,如何保证IP核在集成到SoC中后的可测试性．是该阶段分析的主要目标。所以在IP核实现之前．要检查IP核设计中是否违反了可测性设计规则； 　　低功耗分析：

  3. 所属分类：其它

    • 发布日期：2020-11-12
    • 文件大小：105472
    • 提供者：weixin_38581992

  1. EDA/PLD中的基于VHDL语言的IP核验证

  2. 引言       在IC(integrated circuit．集成电路)发展到超大规模阶段的今天，基于IP(Intellectual Property，知识产权)核的IC设计及其再利用是保证SoC(system onchip，片上系统)开发效率和质量的重要手段。如果能对IP核进行验证、测试和集成．就可以加速SoC的设计，而这需要从以下5个方面进行考虑。 代码纯化．指在代码设计中及完成后进行自定义的、IEEE标准的、设计重用的、可综合性和可测试性等方面的规则检查； 代码覆盖率分析．研究仿真中

  3. 所属分类：其它

    • 发布日期：2020-12-08
    • 文件大小：106496
    • 提供者：weixin_38546622

  1. 基于VHDL语言的IP核验证设计

  2. 引言 　　代码纯化．指在代码设计中及完成后进行自定义的、IEEE标准的、设计重用的、可综合性和可测试性等方面的规则检查； 　　代码覆盖率分析．研究仿真中的测试矢量是否足够； 　　设计性能和面积分析．在设计逻辑综合过程中分析所设计的RTL所能达到的性能和面积要求； 　　可测性分析：IP核设计重用中的关键技术。如何保证IP核的高测试覆盖率,如何保证IP核在集成到SoC中后的可测试性．是该阶段分析的主要目标。所以在IP核实现之前．要检查IP核设计中是否违反了可测性设计规则； 　　低功耗分析：

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：104448
    • 提供者：weixin_38681646