为以硬件方式高速实现AES密码算法，缩短整个芯片的关键路径，基于一种改进AES密码算法，在算法级对电路实现进行优化，将AES密码算法中字节代替变换与列混合变换进行合并，以查找表的方式实现这两种变换的一步变换。在支持密钥长度为128 bit、192 bit和256 bit AES算法的同时，支持分组密码工作中的ECB，CBC模式，提高了分组密码不同级别的安全性。在0.13 μm CMOS工艺下，用Verilog硬件描述语言进行综合，仿真结果表明最高时钟频率可以达到781 MHz，在密钥长度分别为1

0引言密码模块是安全保密系统的重要组成部分，其核心任务就是加/解密数据。目前，分组密码算法AES以其高效率、低开销、实现简单等特点被广泛应用于密码模块的研制。随着计算机信息技术和超大规模集成电路技术的成熟与发展，通过硬件来实现密钥模块的内部运作，可保证在外界无密钥的明文流动，能够实现真正意义上的保密。此外，硬件实现还具有高速、高可靠性等特点。目前许多AES算法的硬件实现采用基于RAM查找表方式来实现算法中最关键的SubBytes部分。本文采用复合域来实现SubBytes部分的求逆运算，以便于采用