使用Verilog语言设计时序逻辑具有很高的效率。结合CMOS敏感器特性可以方便地开发出驱动时序电路。但必须对CMOS图像敏感器的信号分析准确，正确分离那些独立的信号和共用的信号，用时序逻辑设计驱动信号，用组合逻辑实现不同采集过程时间上的分离。布线延迟是必须考虑的，采用流水线技术可以预测延迟，保证信号的正确性。虽然文中并未给出像素ADC输出的存储电路，但实际上直接使用TriAdc信号作为SRAM的片选，ClaAdc的低电平作为写信号，SRAM的地址在ClkAdc的上升沿增加、下降沿写入。这样就可

介绍一种用于卫星姿态测量的CMOS图像敏感器——STAR250的时序驱动信号,并使用Verilog HDL语言设计驱动时序电路。经布线、仿真、测试后验证了驱动信号的正确性。

本文就STAR250这款CMOS图像敏感器，给出使用Verilog HDL语言设计的逻辑驱动电路和仿真结果。

摘要：介绍一种用于卫星姿态测量的CMOS图像敏感器--STAR250的时序驱动信号，并使用Verilog HDL语言设计驱动时序电路。经布线、仿真、测试后验证了驱动信号的正确性。 关键词：Verilog HDL STAR250 CMOS 图像敏感器 CMOS图像敏感器是近年来兴起的一类固态图像传感器。CMOS图像敏感器具有低成本、低功耗(是CCD耗的1/1000~1/100)、简单的数字接口、随机访问、运行简易(单一的CMOS兼容电池供给)、高速率(可大于1000帧／秒)、体积小以及通过片