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  1. 设计异步多时钟系统的综合以及描述技巧

  2. 设计异步多时钟系统的综合以及描述技巧 pdf文档

  3. 所属分类：专业指导

    • 发布日期：2009-09-14
    • 文件大小：159744
    • 提供者：fengruof

  1. 大型设计中FPGA 的多时钟设计策略

  2. 大型设计中FPGA 的多时钟设计策略~~~~~~~~~~~~

  3. 所属分类：硬件开发

    • 发布日期：2009-11-02
    • 文件大小：216064
    • 提供者：llljjlj

  1. 基于多时钟域的异步FIFO设计

  2. 摘要：在大规模集成电路设计中，一个系统包含了很多不相关的时钟信号，当其目标域时钟与源域时钟不同时，如何 在这些不同域之间传递数据成为了一个重要问题。为了解决这个问题，我们可以用一种异步FIFO（先进先出）存储器 来实现。本文介绍了一种利用格雷码指针实现在多时钟域传递数据的FIFO 设计

  3. 所属分类：专业指导

    • 发布日期：2009-12-01
    • 文件大小：176128
    • 提供者：zwcs0801

  1. 大型设计中FPGA 的多时钟设计策略

  2. 利用 FPGA 实现大型设计时，可能需要FPGA 具有以多个时钟运行的多重数据通路，这种多时钟FPGA 设计 必须特别小心，需要注意最大时钟速率、抖动、最大时钟数、异步时钟设计和时钟/数据关系。设计过程中 最重要的一步是确定要用多少个不同的时钟，以及如何进行布线，本文将对这些设计策略深入阐述。

  3. 所属分类：硬件开发

    • 发布日期：2010-01-19
    • 文件大小：212992
    • 提供者：kmisslove

  1. 多时钟系统设计 MAX II

  2. MAX II 的多时钟系统设计的教学PPT

  3. 所属分类：硬件开发

    • 发布日期：2011-05-09
    • 文件大小：247808
    • 提供者：Anoldog

  1. 多时钟域异步FIFO 设计

  2. 异步FIFO，多时钟域，多位宽。FPGA 设计。

  3. 所属分类：其它

    • 发布日期：2011-05-17
    • 文件大小：249856
    • 提供者：zhouseph

  1. 大型设计中FPGA 的多时钟设计策略

  2. 利用FPGA实现大型设计时，可能需要FPGA具有以多个时钟运行的多重数据通路，这种多时钟FPGA设计必须特别小心，需要注意最大时钟速率、抖动、最大时钟数、异步时钟设计和时钟/数据关系。设计过程中最重要的一步是确定要用多少个不同的时钟，以及如何进行布线，本文将对这些设计策略深入阐述。

  3. 所属分类：其它

    • 发布日期：2011-07-03
    • 文件大小：216064
    • 提供者：safan008

  1. 多时钟异步系统设计和描述技巧

  2. 本书是介绍多时钟异步系统设计描述非常有效的书籍

  3. 所属分类：硬件开发

    • 发布日期：2012-05-14
    • 文件大小：198656
    • 提供者：whb09

  1. FPGA 多时钟设计

  2. 利用FPGA实现大型设计时，可能需要FPGA具有以多个时钟运行的多重数据通路，这种多时钟FPGA设计必须特别小心，需要注意最大时钟速率、抖动、最大时钟数、异步时钟设计和时钟/数据关系。设计过程中最重要的一步是确定要用多少个不同的时钟，以及如何进行布线，本文将对这些设计策略深入阐述。

  3. 所属分类：硬件开发

    • 发布日期：2012-08-25
    • 文件大小：128000
    • 提供者：qzqsan

  1. vhdl多时钟系统设计

  2. vhdl多时钟系统设计的步骤和思路，并结合实例

  3. 所属分类：其它

    • 发布日期：2012-09-24
    • 文件大小：319488
    • 提供者：zhy2214

  1. 异步多时钟FIFOverilog代码

  2. 一个异步多时钟的FIFOverilog代码。

  3. 所属分类：硬件开发

    • 发布日期：2012-09-25
    • 文件大小：2048
    • 提供者：tianxiayidi

  1. 设计中的多时钟域处理

  2. 设计中的多时钟域处理，时钟树综合中很好的资料

  3. 所属分类：硬件开发

    • 发布日期：2012-11-07
    • 文件大小：346112
    • 提供者：ysw2007

  1. 大型设计中FPGA 的多时钟设计策略.pdf

  2. 大型设计中FPGA 的多时钟设计策略.pdf

  3. 所属分类：硬件开发

    • 发布日期：2008-09-02
    • 文件大小：216064
    • 提供者：q042096

  1. fpga多时钟设计策略.pdf

  2. 利用FPGA实现大型设计时，可能需要FPGA具有以多个时钟运行的多重数据通路，这种 多时钟FPGA设计必须特别小心，需要注意最大时钟速率、抖动、最大时钟数、异步时钟 设计和时钟/数据关系。设计过程中最重要的一步是确定要用多少个不同的时钟，以及如何 进行布线，本文将对这些设计策略深入阐述。

  3. 所属分类：硬件开发

    • 发布日期：2013-06-09
    • 文件大小：216064
    • 提供者：hbxgwjl

  1. 大型设计中FPGA 的多时钟设计策略

  2. 大型设计中FPGA 的多时钟设计策略,多时钟的解决方案

  3. 所属分类：硬件开发

    • 发布日期：2013-10-07
    • 文件大小：235520
    • 提供者：dongdahanzhiwei

  1. PLD设计技巧——多时钟系统设计

  2. 官方资料： PLD设计技巧——多时钟系统设计.

  3. 所属分类：C/C++

    • 发布日期：2009-01-06
    • 文件大小：247808
    • 提供者：toyouhi

  1. SoC设计中的多时钟域处理

  2. 关于如何解决SoC设计中的多时钟域的问题的文章

  3. 所属分类：专业指导

    • 发布日期：2009-02-13
    • 文件大小：202752
    • 提供者：area88

  1. 网络控制系统的多时钟同步

  2. 网络控制系统的多时钟同步，孙志刚，肖力，本文对网络控制系统的多时钟同步问题进行了讨论，给出了由于起始点不同造成的时钟误差和由于时钟漂移造成的时钟误差的时钟同步方

  3. 所属分类：其它

    • 发布日期：2020-03-01
    • 文件大小：240640
    • 提供者：weixin_38723699

  1. 多时钟设计白皮书_Mentor.pdf

  2. 文档讲解了在FPGA中，遇到多时钟情况下，如何进行设计。 Original Replaced b Latch LSSD Scan Cell data sys clk clk Sc In Master Latch Aclk Latch sc out Slave ck Latch Bclk

  3. 所属分类：讲义

    • 发布日期：2019-07-28
    • 文件大小：636928
    • 提供者：changhaizhang

  1. 基于FPGA的多时钟片上网络设计

  2. 本文介绍了一个基于FPGA 的高效率多时钟的虚拟直通路由器，通过优化中央仲裁器和交叉点矩阵，以争取较小面积和更高的性能。同时，扩展路由器运作在独立频率的多时钟NoC 架构中，并在一个3×3Mesh 的架构下实验，分析其性能特点，比较得出多时钟片上网络具有更高的性能。

  3. 所属分类：其它

    • 发布日期：2020-08-07
    • 文件大小：130048
    • 提供者：weixin_38589812
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