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搜索资源列表

  1. 设计异步多时钟系统的综合以及描述技巧

  2. 设计异步多时钟系统的综合以及描述技巧 pdf文档

  3. 所属分类：专业指导

    • 发布日期：2009-09-14
    • 文件大小：159744
    • 提供者：fengruof

  1. 多功能数字时钟设计报告

  2. 大学电子电路实验，数字时钟设计报告，本实验要求设计一个数字计时器，可以完成0分00秒~9分59秒的计时功能，并在控制电路的作用下有开机清零、快速校分、整点报时功能。

  3. 所属分类：专业指导

    • 发布日期：2009-10-19
    • 文件大小：402432
    • 提供者：sunnyxq881229

  1. 大型设计中FPGA 的多时钟设计策略

  2. 大型设计中FPGA 的多时钟设计策略~~~~~~~~~~~~

  3. 所属分类：硬件开发

    • 发布日期：2009-11-02
    • 文件大小：216064
    • 提供者：llljjlj

  1. 多功能数字时钟设计报告 用555定时器 160计时器 仿真图 Multisim

  2. 多功能数字时钟设计报告 用555定时器 160计时器 仿真图这是我的课程设计报告。可作为参考 含有Multisim仿真图。不过是复制到Word文档里去拉

  3. 所属分类：嵌入式

    • 发布日期：2009-11-25
    • 文件大小：244736
    • 提供者：chenfenggang

  1. 基于多时钟域的异步FIFO设计

  2. 摘要：在大规模集成电路设计中，一个系统包含了很多不相关的时钟信号，当其目标域时钟与源域时钟不同时，如何 在这些不同域之间传递数据成为了一个重要问题。为了解决这个问题，我们可以用一种异步FIFO（先进先出）存储器 来实现。本文介绍了一种利用格雷码指针实现在多时钟域传递数据的FIFO 设计

  3. 所属分类：专业指导

    • 发布日期：2009-12-01
    • 文件大小：176128
    • 提供者：zwcs0801

  1. 大型设计中FPGA 的多时钟设计策略

  2. 利用 FPGA 实现大型设计时，可能需要FPGA 具有以多个时钟运行的多重数据通路，这种多时钟FPGA 设计 必须特别小心，需要注意最大时钟速率、抖动、最大时钟数、异步时钟设计和时钟/数据关系。设计过程中 最重要的一步是确定要用多少个不同的时钟，以及如何进行布线，本文将对这些设计策略深入阐述。

  3. 所属分类：硬件开发

    • 发布日期：2010-01-19
    • 文件大小：212992
    • 提供者：kmisslove

  1. 基于凌阳单片机的电子时钟设计

  2. 基于凌阳单片机的电子时钟设计 目录 1 摘要 2 引言 3 系统设计 4 软件设计 5 心得体会 一 摘要：近年来随着科技的飞速发展，单片机的应用正在不断深入，同时带动传统控制检测技术日益更新。在实时检测和自动控制的单片机应用系统中，单片机往往作为一个核心部件来使用。随着人类科技文明的发展，人们对于时钟的要求在不断地提高。时钟已不仅仅被看成一种用来显示时间的工具，在很多实际应用中它还需要能够实现更多其它的功能。高精度、多功能、小体积、低功耗，是现代时钟发展的趋势。在这种趋势下，时钟的数字化、多

  3. 所属分类：硬件开发

    • 发布日期：2010-04-28
    • 文件大小：2097152
    • 提供者：shicunjie

  1. 基于C51单片机的多功能电子时钟设计(完美实现版)

  2. 基于C51单片机的多功能电子时钟设计(完美实现版)

  3. 所属分类：硬件开发

    • 发布日期：2010-08-25
    • 文件大小：1048576
    • 提供者：wuyiip

  1. 大型设计中FPGA 的多时钟设计策略-经验篇

  2. 利用 FPGA 实现大型设计时，可能需要FPGA 具有以多个时钟运行的多重数据通路，这种 多时钟 FPGA 设计必须特别小心，需要注意最大时钟速率、抖动、最大时钟数、异步时钟 设计和时钟/数据关系。设计过程中最重要的一步是确定要用多少个不同的时钟，以及如何 进行布线，本文将对这些设计策略深入阐述。

  3. 所属分类：硬件开发

    • 发布日期：2011-03-01
    • 文件大小：216064
    • 提供者：luno1

  1. 多时钟系统设计 MAX II

  2. MAX II 的多时钟系统设计的教学PPT

  3. 所属分类：硬件开发

    • 发布日期：2011-05-09
    • 文件大小：247808
    • 提供者：Anoldog

  1. 大型设计中FPGA 的多时钟设计策略

  2. 利用FPGA实现大型设计时，可能需要FPGA具有以多个时钟运行的多重数据通路，这种多时钟FPGA设计必须特别小心，需要注意最大时钟速率、抖动、最大时钟数、异步时钟设计和时钟/数据关系。设计过程中最重要的一步是确定要用多少个不同的时钟，以及如何进行布线，本文将对这些设计策略深入阐述。

  3. 所属分类：其它

    • 发布日期：2011-07-03
    • 文件大小：216064
    • 提供者：safan008

  1. FPGA 多时钟设计

  2. 利用FPGA实现大型设计时，可能需要FPGA具有以多个时钟运行的多重数据通路，这种多时钟FPGA设计必须特别小心，需要注意最大时钟速率、抖动、最大时钟数、异步时钟设计和时钟/数据关系。设计过程中最重要的一步是确定要用多少个不同的时钟，以及如何进行布线，本文将对这些设计策略深入阐述。

  3. 所属分类：硬件开发

    • 发布日期：2012-08-25
    • 文件大小：128000
    • 提供者：qzqsan

  1. 大型设计中FPGA 的多时钟设计策略.pdf

  2. 大型设计中FPGA 的多时钟设计策略.pdf

  3. 所属分类：硬件开发

    • 发布日期：2008-09-02
    • 文件大小：216064
    • 提供者：q042096

  1. fpga多时钟设计策略.pdf

  2. 利用FPGA实现大型设计时，可能需要FPGA具有以多个时钟运行的多重数据通路，这种 多时钟FPGA设计必须特别小心，需要注意最大时钟速率、抖动、最大时钟数、异步时钟 设计和时钟/数据关系。设计过程中最重要的一步是确定要用多少个不同的时钟，以及如何 进行布线，本文将对这些设计策略深入阐述。

  3. 所属分类：硬件开发

    • 发布日期：2013-06-09
    • 文件大小：216064
    • 提供者：hbxgwjl

  1. 大型设计中FPGA 的多时钟设计策略

  2. 大型设计中FPGA 的多时钟设计策略,多时钟的解决方案

  3. 所属分类：硬件开发

    • 发布日期：2013-10-07
    • 文件大小：235520
    • 提供者：dongdahanzhiwei

  1. 多时钟设计白皮书_Mentor.pdf

  2. 文档讲解了在FPGA中，遇到多时钟情况下，如何进行设计。 Original Replaced b Latch LSSD Scan Cell data sys clk clk Sc In Master Latch Aclk Latch sc out Slave ck Latch Bclk

  3. 所属分类：讲义

    • 发布日期：2019-07-28
    • 文件大小：636928
    • 提供者：changhaizhang

  1. 大型设计中FPGA的多时钟设计策略

  2. 利用FPGA实现大型设计时，可能需要FPGA具有以多个时钟运行的多重数据通路，这种多时钟FPGA设计必须特别小心，需要注意最大时钟速率、抖动、最大时钟数、异步时钟设计和时钟/数据关系。设计过程中最重要的一步是确定要用多少个不同的时钟，以及如何进行布线，本文将对这些设计策略深入阐述。

  3. 所属分类：其它

    • 发布日期：2020-08-28
    • 文件大小：150528
    • 提供者：weixin_38690149

  1. FPGA大型设计应用的多时钟设计策略阐述

  2. 利用FPGA实现大型设计时，可能需要FPGA具有以多个时钟运行的多重数据通路，这种多时钟FPGA设计必须特别小心，需要注意最大时钟速率、抖动、最大时钟数、异步时钟设计和时钟/数据关系。设计过程中最重要的一步是确定要用多少个不同的时钟，以及如何进行布线，本文将对这些设计策略深入阐述。

  3. 所属分类：其它

    • 发布日期：2020-10-19
    • 文件大小：179200
    • 提供者：weixin_38718307

  1. EDA/PLD中的大型设计中FPGA的多时钟设计策略

  2. FPGA设计的第一步是决定需要什么样的时钟速率，设计中最快的时钟将确定FPGA必须能处理的时钟速率。最快时钟速率由设计中两个触发器之间一个信号的传输时间P来决定，如果P大于时钟周期T，则当信号在一个触发器上改变后，在下一个逻辑级上将不会改变，直到两个时钟周期以后才改变，如图1所示。      　　传输时间为信号在第一个触发器输出处所需的保持时间加上两级之间的任何组合逻辑的延迟，再加两级之间的布线延迟以及信号进入第二级触发器的设置时间。无论时钟速率为多少，每一个FPGA设计所用的时钟必须具有低

  3. 所属分类：其它

    • 发布日期：2020-11-25
    • 文件大小：182272
    • 提供者：weixin_38748239

  1. 大型设计中FPGA的多时钟设计策略

  2. FPGA设计的步是决定需要什么样的时钟速率，设计中快的时钟将确定FPGA必须能处理的时钟速率。快时钟速率由设计中两个触发器之间一个信号的传输时间P来决定，如果P大于时钟周期T，则当信号在一个触发器上改变后，在下一个逻辑级上将不会改变，直到两个时钟周期以后才改变，如图1所示。      　　传输时间为信号在个触发器输出处所需的保持时间加上两级之间的任何组合逻辑的延迟，再加两级之间的布线延迟以及信号进入第二级触发器的设置时间。无论时钟速率为多少，每一个FPGA设计所用的时钟必须具有低抖动特性。抖

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：219136
    • 提供者：weixin_38723027
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