VHDL和Verilog是用于描述可综合数字硬件的两种主流语言。但我们不应忘记，它们初可不是为了这个目的创建的，而是为了模拟和归档。这个事实加之许多其它语法弱点，引发了许多问题，比如设计参数化能力弱；设计可重用性差；代码冗长、方法繁复；以及使可综合和不可综合特征之间的边界模糊不清。为了应对这些限制和问题，一些新的替代解决方案已经出现，如Bluespec、Chisel、CλaSH、Migen、MyHDL和SpinalHDL等。 　　以不同方式描述硬件 　　与VHDL和Verilog一样，Spi