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搜索资源列表

  1. 4位定点除法器EDA+verilog+HDL+源代码.rar

  2. 4位定点除法器EDA+verilog+HDL+源代码.rar

  3. 所属分类：专业指导

    • 发布日期：2009-11-11
    • 文件大小：207872
    • 提供者：lizhigang_ok

  1. 最佳精度定点运算的FPGA实现

  2. 多数通用的FPGA芯片仅支持整数和标准逻辑矢量的运算。而整数运算的数值表示的范围小、精度低，一般不能满足数字滤波器及数字控制器的计算精度要求，因此使得FPGA实现的高速数值计算、数值分析和信号处理等方面的应用受到了限制．为改善FPGA在数字信号处理方面的适应性问题，文中研究了如何用硬件描述语言来实现最佳精度定点数的数值运算算法，其中重点阐述了定点数的表示、定标、保持最佳精度的定点数运算法则以及如何用VHDL语言实现宽位最佳精度的定点加法器和乘法器，并扩展到定点减法器和除法器．

  3. 所属分类：硬件开发

    • 发布日期：2010-02-04
    • 文件大小：202752
    • 提供者：pingguopi

  1. 计算机组成原理本科复习题1

  2. 本科生期末试卷六 一． 选择题（每小题1分，共10分） 1． 完整的计算机应包括___d___。 A 运算器、存储器、控制器 ； B 外部设备和主机 ； C 主机和实用程序 ； D 配套的硬件设备和软件系统 ； 2． 用64位字长（其中1位符号位）表示定点小数时，所能表示的数值范围是___b___。 A [ 0，264 – 1 ] B [ 0，263 – 1 ] C [ 0，262 – 1 ] D [ 0，263 ] 3． 四片74181ALU和1片74812CLA器件相配合，具有如下进位传递

  3. 所属分类：C

    • 发布日期：2010-06-17
    • 文件大小：1048576
    • 提供者：zlzhoulei

  1. 恢复余数法定点原码一位除法器的设计

  2. 定点原码一位除法器的原理是根据人工进行二进制除法的规则：判断被除数与除数的大小，若被除数小，则上商0，并在余数最低位补0，再用余数和右移一位的除数比，若够除，则上商1，否则上商0。然后继续重复上述步骤，直到除尽（即余数为0）或已得到的商的位数满足精度要求为止。

  3. 所属分类：专业指导

    • 发布日期：2011-01-03
    • 文件大小：902144
    • 提供者：longxingxueyuan

  1. 定点原码一位除法器-组成原理课设

  2. 计算机组成原理，定点原码一位除法器的设计。报告中

  3. 所属分类：嵌入式

    • 发布日期：2012-04-27
    • 文件大小：431104
    • 提供者：hjsdssz

  1. 定点除法器设计

  2. 在数字信号处理应用中，除法器是重要的计算模块。相对于其它四则运算，除法的实现需要更加复杂的设计。本文在详述了基二Non-Restoring 除法算法后，给出了具体的寄存器配置方案和计算流程。应用Xilinx ISE环境和Modelsim对方案进行了实现及验证。

  3. 所属分类：其它

    • 发布日期：2014-01-12
    • 文件大小：458752
    • 提供者：bit100691

  1. 基于cordic算法的吉文斯迭代的定点QR分解在FPGA的实现

  2. 介绍了一种基于cordic算法的no除法器no开方no乘法的在FPGA上实现的QR分解方法。挺有意思。

  3. 所属分类：硬件开发

    • 发布日期：2014-05-27
    • 文件大小：271360
    • 提供者：skinzhan8

  1. 不恢复余数阵列除法器的FPGA实现

  2. 研究不恢复余数法的算法基础上，阐述以可控加／减法器(CAS)为基本组成单元的阵列除法器的构造原理，并给出一个完整的定点小数补码除法逻辑图，最后提出一种基于现场可编程门阵列(Field．ProgrammableGateArray，简称FPGA)的除法器的硬件实现方法．

  3. 所属分类：硬件开发

    • 发布日期：2014-08-06
    • 文件大小：256000
    • 提供者：wb2009_happy

  1. 组原课设-加减交替法定点原码一位除法器设计

  2. 计算机组成原理课程设计 加减交替法定点原码一位除法器

  3. 所属分类：讲义

    • 发布日期：2017-07-19
    • 文件大小：968704
    • 提供者：yangzhenpu

  1. 加减交替法定点原码一位除法器

  2. 定点除法运算有两种不同的实现方法，一种是恢复余数法，即在运算过程中，必须先算减法，若余数为正，才知道够减，若余数为负，则知道不够减，不够减时必须恢复原来的余数，以便再继续往下运算。另一种是不恢复余数法，又称加减交替法，此次设计即是采用加减交替法来实现四位二进制数的定点原码一位除法。

  3. 所属分类：软件测试

    • 发布日期：2017-12-30
    • 文件大小：675840
    • 提供者：qq_41549357

  1. 定点补码一位除法器的设计

  2. 定点补码一位乘法器的整体设计包含乘数模块，部分积模块，数据选择器模块和求补模块，数据选择器模块和求补模块，乘数模块，部分积模块作为底层设计，前者采用Verilog语言设计输入方式，后三者及顶层的乘法器采用原理图设计输入方式。

  3. 所属分类：C/C++

    • 发布日期：2017-12-30
    • 文件大小：396288
    • 提供者：qq_41549357

  1. 4位定点除法器EDA verilog HDL 源代码

  2. 4位定点除法器，32位的写法也一样，希望verilog HDL 高手指点，初学者参考吧

  3. 所属分类：专业指导

    • 发布日期：2009-01-20
    • 文件大小：207872
    • 提供者：u012596983

  1. maxDNA分散控制系统的软件.pdf

  2. maxDNA分散控制系统的软件pdf,maxDNA分散控制系统的软件分散控制系统的专题介绍 说明:”表示该系统满足更高一级的部分标准,但不是全部。 在应用中,对工作站操作系统采取下列措施将有助于保护网终不受到攻击 排除不必要的连接 和自动化系统应防止有意或无意连接到 不设置拨号功能; 禁止所有不用的 交换机端口 任何连接电厂或业务系统的端口应安装硬什防火墙; 设置域和代理服务器减少系统相互访问; 阻塞不需要的通信避免因拒绝服务造成过程控制的扰动; 加强员工安全意识的教育 组态工具 组态工具包括

  3. 所属分类：其它

    • 发布日期：2019-10-13
    • 文件大小：455680
    • 提供者：weixin_38743481

  1. 计算机组成原理复习资料.pdf

  2. 计算机组成原理的复习资料by中大，这个里边总结的东西非常独到Computer Organization and design the hardware/Software Interface Fifth editic 性能度量公式:CPU性能公式:cPU时间=指令数*cP时钟周期时间 或 cPU时间=指令数CP时钟频率 指令数:执行某程序所需的指令数量;CPl:执行某个程序段时每条指令所需的时钟周 期数;时钟周期时间:时钟频率的倒数 功耗墙:功耗( Power),功率的损耗,在单位吋间中所消耗的能

  3. 所属分类：讲义

    • 发布日期：2019-07-04
    • 文件大小：1048576
    • 提供者：weixin_38889708

  1. 恢复余数法定点原码一位除法器.rar

  2. 定点原码一位除法器（余数恢复法）的原理是根据人工进行二进制除法的规则：判断被除数与除数的大小，若被除数小则商上0，并在余数最低位补0，再用余数和右移一位的除数比，若够除则商上1，否则商上0。然后继续重复上述步骤，直到除尽（即余数为0）或已得到的商的位数满足精度要求为止。 右移除数可以通过左移被除数（余数）来代替，左移出界的被除数（余数）的高位都是无用的0，对运算不会产生任何影响。上商0还是1用做减法判断结果的符号为负还是为正来确定。当差为负时，上商为0，同时还应把除数再加到差上去，恢复余数后再将

  3. 所属分类：其它

    • 发布日期：2020-07-11
    • 文件大小：1048576
    • 提供者：u012429555

  1. 单片机与DSP中的一种基于AVR单片机的工频干扰滤除快速算法

  2. 摘要：提出了一种利用数字滤波器滤除工频干扰的快速算法。这种算法从AVR单片机内部硬件乘法器的特点出发，采用分配系统数法进行低通数字滤波器设计。经过VMLAB集成开发环境的仿真验证，算法速度快、代码效率高、滤波效果理想。     关键词：单片机 定点小数 FIR 工频干扰 分配系数法 VMLAB 工频干扰广泛存在各种工业现场中，其产生的途径主要包括输电馈线、照明设备、发动机以及各种电子仪器设备等。一般可以通过滤波电路消除工频干扰，但这必将增加硬件结构的复杂程度。实际上，还可以采用数字信号处理的相

  3. 所属分类：其它

    • 发布日期：2020-12-08
    • 文件大小：273408
    • 提供者：weixin_38676058