注册会员 | 设为首页 | 加入收藏夹
您好，欢迎光临本网站！[请登录] ！[注册会员]！  

搜索资源列表

  1. 基于FPGA 的等占空比任意整数分频器的设计

  2. 给出了一种基于FPGA 的等占空比任意整数分频电路的设计方法。首先简要介绍了FPGA 器件的特点和应用 范围, 接着讨论了一些常见整数分频的方法, 而本文运用一种新的可控分频器设计方法——脉冲周期剔除法, 主要是对半 周期进行计数, 配合时钟反相电路, 可以实现占空比50% 的任意整数分频, 分频系数由控制端给定。

  3. 所属分类：硬件开发

    • 发布日期：2010-05-18
    • 文件大小：168960
    • 提供者：lwjee

  1. 用Verilog代码编写的奇偶分频器

  2. 实现任意奇偶分频用Verilog编写的分频器//偶数倍分频：偶数倍分频应该是大家都比较熟悉的分频，通过计数器计数是完全可以实现的。如进行N倍偶数分频，那么可以通过由待分频的 //时钟触发计数器计数，当计数器从0计数到N/2-1时，输出时钟进行翻转，并给计数器一个复位信号，使得下一个时钟从零开始计数。以此循 //环下去。这种方法可以实现任意的偶数分频。

  3. 所属分类：C/C++

    • 发布日期：2010-05-28
    • 文件大小：27648
    • 提供者：olzzz

  1. fpga奇偶分频源代码实现

  2. fpga奇偶分频源代码实现 偶数倍分频：如进行N倍偶数分频，那么可以通过由待分频的时钟触发计数器计数，当计数器从0计数到N/2-1时，输出时钟进行翻转，并给计数器一个复位信号，使得下一个时钟从零开始计数。以此循环下去。这种方法可以实现任意的偶数分频。 奇数倍分频：归类为一般的方法为：对于实现占空比为50%的N倍奇数分频，首先进行上升沿触发进行模N计数，计数从零开始，到（N－1）/2进行输出时钟翻转，然后经过（N-1）/2再次进行翻转得到一个占空比非50%奇数n分频时钟。再者同时进行下降沿触发的

  3. 所属分类：硬件开发

    • 发布日期：2011-06-13
    • 文件大小：2048
    • 提供者：zhaoojingg

  1. FPGA任意分频

  2. 本文档描述了FPGA上实现奇数分频，偶数分频，小数分频的具体原理及实现方法

  3. 所属分类：硬件开发

    • 发布日期：2011-10-28
    • 文件大小：99328
    • 提供者：zhichaowang1985

  1. 半整数分频器设计

  2. 采用可编程逻辑器件实现分频系数为2.5的分频器，可采用以下方法：设计一个模3的计数器，再设计一个扣除脉冲电路，加在模3计数器输出之后，每来两个脉冲就扣除一个脉冲(实际上是使被扣除的脉冲变成很窄的脉冲，可由异或门实现)，就可以得到分频系数为2.5的小数分频器。采用类似方法，可以设计分频系数为任意半整数的分频器。

  3. 所属分类：其它

    • 发布日期：2012-12-18
    • 文件大小：1029120
    • 提供者：cjyeah

  1. 任意奇数分频电路（verilog 实现）

  2. 给出了一种奇数分频电路设计方法，采用verilog HDL描述。修改代码中参数可以进行任意奇数分频，包含了设计文档和源代码。

  3. 所属分类：硬件开发

    • 发布日期：2013-06-01
    • 文件大小：96256
    • 提供者：niuniuxiaodun

  1. Verilog_实现任意占空比、任意分频的方法

  2. 这个是用verilog实现任意分频和占空比的一篇文档，分频在FPGA设计中很常见，需要掌握其分频原理

  3. 所属分类：IT管理

    • 发布日期：2014-05-25
    • 文件大小：1048576
    • 提供者：u010830004

  1. verilog 实现任意分频方法

  2. 在verilog程序设计中，我们往往要对一个频率进行任意分频，而且占空比也有一定的要求这样的话，对于程序有一定的要求，likee现在做一个简单的总结，让大家轻轻松松地学会对一个频率的任意分频。

  3. 所属分类：专业指导

    • 发布日期：2008-11-13
    • 文件大小：45056
    • 提供者：wjh20064713

  1. 用Verilog语言实现任意整数分频器

  2. 分频器是FPGA设计中使用频率非常高的基本设计之一，尽管在目前大部分设计中，广泛使用芯片厂家集成的锁相环资源，如赛灵思（Xilinx）的DLL.来进行时钟的分频，倍频以及相移。 但是对于时钟要求不高的基本设计，通过语言进行时钟的分频相移仍然非常流行，首先这种方法可以节省芯片内部的锁相环资源，再者，消耗不多的逻辑单元就可以 达到对时钟操作的目的。

  3. 所属分类：硬件开发

    • 发布日期：2015-12-14
    • 文件大小：38912
    • 提供者：tmmdh370927

  1. 任意奇数分频的Verilog实现

  2. FPGA设计中时常用到时钟频率奇数分频的频率，这里介绍一种奇数倍分频的Verilog实现方法

  3. 所属分类：硬件开发

    • 发布日期：2018-05-20
    • 文件大小：982
    • 提供者：vmask1874

  1. 任意分频器

  2. 通过设计任意分频器，学习较复杂的数字系统的设计方法。通过设计任意分频器,掌握电路中人工生成分频时钟设计方法.分频器工作时分析分频出来的信号,掌握时钟信号的使用注意事项。完成任意分频器功能,通过端口输入分频系数,按照分频系数的值作信号分频,可以实现奇数分频和偶数分频两种分频方法

  3. 所属分类：硬件开发

    • 发布日期：2018-03-01
    • 文件大小：388096
    • 提供者：qiaoningning

  1. 离散时间振荡器（DTO）的设计

  2. 时钟分频在数字信号处理中是非常普遍的使用，针对非1/2的分频，这里我们介绍一种离散时间振荡器设计(DTO)，可以基于主时钟clock下实现任意分频。这种方法在需要运用载波传输信号的时候通常使用此方法。

  3. 所属分类：硬件开发

    • 发布日期：2018-10-04
    • 文件大小：340992
    • 提供者：jinbooo

  1. 利用Verilog实现奇数倍分频

  2. 分频器是FPGA设计中使用频率非常高的基本设计之一，尽管在目前大部分设计中，广泛使用芯片厂家集成的锁相环资源，如赛灵思（Xilinx）的DLL.来进行时钟的分频，倍频以及相移。但是对于时钟要求不高的基本设计，通过语言进行时钟的分频相移仍然非常流行，首先这种方法可以节省芯片内部的锁相环资源，再者，消耗不多的逻辑单元就可以达到对时钟操作的目的。另一方面，通过语言设计进行时钟分频，可以看出设计者对设计语言的理解程度。因此很多招聘单位在招聘时往往要求应聘者写一个分频器（比如奇数分频）以考核应聘人员的设计

  3. 所属分类：其它

    • 发布日期：2020-07-13
    • 文件大小：57344
    • 提供者：weixin_38732519

  1. Verilog当中占空比与分频的确定方法

  2. 一部分工程师会使用Verilog来设计逻辑电路图，作为目前世界上最流行的两种硬件描述语言，Verilog不仅能够对电路图进行表示，还能够进行一些计算。本篇文章就将为大家介绍Verilog当中任意占空比和分频的的实现方法。

  3. 所属分类：其它

    • 发布日期：2020-08-09
    • 文件大小：123904
    • 提供者：weixin_38528939

  1. 基于FPGA的任意分频器设计【转】

  2. 分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环（如Altera的PLL，Xilinx的DLL）来进行时钟的分频、倍频以及相移设计，但是，对于时钟要求不太严格的设计，通过自主设计进行时钟分频的实现方法仍然非常流行。首先这种方法可以节省锁相环资源，再者这种方式只消耗不多的逻辑单元就可以达到对时钟的操作目的。

  3. 所属分类：其它

    • 发布日期：2020-08-29
    • 文件大小：227328
    • 提供者：weixin_38700779

  1. 基于FPGA的任意分频器设计

  2. 分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环(如Altera的PLL，Xilinx的DLL)来进行时钟的分频、倍频以及相移设计，但是，对于时钟要求不太严格的设计，通过自主设计进行时钟分频的实现方法仍然非常流行。首先这种方法可以节省锁相环资源，再者这种方式只消耗不多的逻辑单元就可以达到对时钟的操作目的。

  3. 所属分类：其它

    • 发布日期：2020-08-29
    • 文件大小：179200
    • 提供者：weixin_38722721

  1. 模拟技术中的小数分频与快锁芯片ADF4193的应用研究

  2. 小数分频是频率合成中的一项新技术。这种技术的特点是使单环锁相频率合成器的平均分频比变为小数。通过使分频比变为小数，可获得任意小的频率间隔，实现高频率分辨力的频率合成，利用小数分频技术完成的小数分频频率合成器，不仅频率分辨力高，而且频率转换速度快，还可使频谱改善、线路简化、体积缩小、程控方便、集成容易。 　　在数字移动通信系统的设计过程中，经常采用跳频方法来提高通信系统的抗干扰、抗多径衰落能力。但这要求快速跳频系统中的超快速跳频PLL能够在几十微秒（μs）内稳定到所要求的相位和频率。为达到这个要求

  3. 所属分类：其它

    • 发布日期：2020-10-23
    • 文件大小：169984
    • 提供者：weixin_38606811

  1. EDA/PLD中的基于FPGA的脉冲分频技术研究

  2. 摘要:为了对运动控制系统中的脉冲进行精确控制以减少累计误差,需要对脉冲进行分、倍频和合成处理。介绍了通用的各种形式分频器的实现方法,给出了在Altera公司的Cyclone II系列EP2C8Q208C8型号FPGA芯片上实现的电路原理图和测试结果,验证了设计的正确性和可行性。由于设计采用了参数化的方法,因此具有广泛的应用价值。 　　1　概述 　　运动控制系统中经常需要各轴同步联动,采用电子齿轮技术能很好的解决精确控制问题和消除误差,因此具有广泛的应用前景。电子齿轮控制技术:简单的说就是把运

  3. 所属分类：其它

    • 发布日期：2020-11-03
    • 文件大小：60416
    • 提供者：weixin_38616505

  1. EDA/PLD中的基于CPLD的任意整数半整数分频器设计

  2. 0 引言 在数字系统设计中，根据不同的设计需要，经常会遇到偶数分频、奇数分频、半整数分频等，有的还要求等占空比。在基于CPLD（复杂可编程逻辑器件）的数字系统设计中，很容易实现由计数器或其级联构成各种形式的偶数分频及非等占空比的奇数分频，但对等占空比的奇数分频及半整数分频的实现较为困难。 本文利用VHDL（甚高速集成电路硬件描述语言），通过Quartus Ⅱ 4.2开发平台，设计了一种能够实现等占空比的整数和近似等占空比的半整数分频器，这种设计方法原理简单，而且只需很少的CPLD逻辑宏单元。 1

  3. 所属分类：其它

    • 发布日期：2020-12-13
    • 文件大小：57344
    • 提供者：weixin_38552292

  1. 频率估计的一种多段分频等长信号融合算法

  2. 在低信噪比、被测频率持续时间短的情况下,为提高频率估计精度并适用于多段分频等长信号,本文提出一种分频等长融合算法.因各段信号的被测频率不等,故生成频域分析参数矩阵以实现同频化效果;因同频化后各段信号之间仍然相位不连续,故设计相位差补偿因子矩阵以达到相位连续信号的效果;生成搜索频率序列并得到具有特定形式的功率谱矩阵.为验证算法的正确性,给出了详细的数学证明.仿真表明本文算法适用于任意类型的多段分频等长信号,抗噪性好,频率估计精度比现有方法有较大提高.

  3. 所属分类：其它

    • 发布日期：2021-02-23
    • 文件大小：203776
    • 提供者：weixin_38508549
« 12 3 4 »