第一章 EDA_VHDL 实验/设计与电子设计竞赛 4 1-1、 应用QuartusII 完成基本组合电路设计 5 1-2. 应用QuartusII 完成基本时序电路的设计 6 1-3. 设计含异步清0 和同步时钟使能的加法计数器 7 1-4. 7 段数码显示译码器设计 8 1-5. 8 位数码扫描显示电路设计 9 1-6. 数控分频器的设计 10 1-7. 32 位并进/并出移位寄存器设计 10 1-8. 在QuartusII 中用原理图输入法设计8 位全加器 11 1-9. 在Quartu

module bake(x,cp,cr,z); input x,cp,cr; output reg z; reg [2:0] currentstate,nextstate; parameter s0=3'b000,s1=3'b001,s2=3'b010,s3=3'b011,s4=3'b100,s5=3'b101,s6=3'b110;

https://blog.csdn.net/weixin_38197667/article/details/89339028; Verilog上机实验题目2 : 11位巴克码序列峰值检测器; 源码+注释；

序列检测器-检测巴克码1110010-Proteus仿真工程文件-亲测可用，里面有详细操作说明Readme文档。