1.原理图常见错误： （1）ERC报告管脚没有接入信号： a. 创建封装时给管脚定义了I/O属性； b.创建元件或放置元件时修改了不一致的grid属性，管脚与线没有连上； c. 创建元件时pin方向反向，必须非pin name端连线。 （2）元件跑到图纸界外：没有在元件库图表纸中心创建元件。 （3）创建的工程文件网络表只能部分调
一、如何将一个原理图中的一部分加到另一张原理图上？ 答：利用块拷贝。首先将要拷贝的原理图的那部分做成块，用其他文件名存储，然后调入目标原理图利用块读命令。 二、为何最后生成的制版图与原理图不相符，有一些网络没有连上？ 答：这种情况是很容易发生的，确实原理图上很明显是连上的，最后形成的制版图也与原理图生成的网络表对照过的，没有发现为连上的网络。这种问题出现在原理图上，原理图看上去是连上的，由于画线不符和规范，导致表中他们并未连上，下面是连线属于不规范的连线： c 超过元器件的断点连线； c 连线
2.PCB中常见错误：
（1）网络载入时报告NODE没有找到：
a. 原理图中的元件使用了pcb库中没有的封装；
b. 原理图中的元件使用了pcb库中名称不一致的封装；
c. 原理图中的元件使用了pcb库中pin number不一致的封装。如三极管：sch中pin number 为e,b,c, 而pcb中为1，2，3。
