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搜索资源列表

  1. 计算机组成原理——Verilog语言实现的32位并行加法器

  2. 用并行方法实现的加法器，比一般的串行方法更加高效。Verilog语言实现。

  3. 所属分类：专业指导

    • 发布日期：2009-12-25
    • 文件大小：53248
    • 提供者：amyamyamy1989

  1. Verilog HDL 64位并行加法器

  2. 采用verilog编写，包含测试代码，可以选择实现8位、16位、32位、64位的加法。

  3. 所属分类：其它

    • 发布日期：2010-02-05
    • 文件大小：810
    • 提供者：daoxia07

  1. verilog语言实现32位加法器

  2. 这是用verilog语言实现的32位并行加法器代码，实验可能运行有错误。。。。

  3. 所属分类：其它

    • 发布日期：2010-06-11
    • 文件大小：53248
    • 提供者：zsdxjj

  1. 组成原理实验八位二进制加法器

  2. 2． QuartusII的使用 在本次实验中，学会QuartusII软件的使用，然后利用此系统完成： 〈１〉 一位全加器设计 〈２〉 并行八位寄存器设计 组成原理实验八位二进制加法器

  3. 所属分类：专业指导

    • 发布日期：2010-09-18
    • 文件大小：813
    • 提供者：chitu1

  1. vhdl 并行加法器

  2. 用vhdl语言，实现并行加法器，并用到元件列化的方法。

  3. 所属分类：其它

    • 发布日期：2010-10-25
    • 文件大小：875
    • 提供者：neal2626

  1. 并行加法器的研究与设计

  2. 首先介绍了常用并行加法器的设计方法,并在此基础上采用带进位强度的跳跃进位算法,通过逻辑综合和布局布线设计出了一个加法器。分析和比较表明,该加法器不仅速度快于超前进位加法器,而且面积和功耗均小于超前进位加法器

  3. 所属分类：其它

    • 发布日期：2011-12-22
    • 文件大小：260096
    • 提供者：daihaibo1989

  1. 四位并行乘法器加法器

  2. 用VHDL语言编写的四位并行乘法器，四位并行加法器

  3. 所属分类：其它

    • 发布日期：2012-03-31
    • 文件大小：489
    • 提供者：linch8

  1. 基于VHDL静态显示8位二进制并行加法器的实现

  2. 基于VHDL静态显示8位二进制并行加法器的实现，课程设计的文档

  3. 所属分类：其它

    • 发布日期：2012-07-08
    • 文件大小：813056
    • 提供者：henren555

  1. 加法器VHDL

  2. 数字路基电路设计实验VHDL 实现的串行加法器 并行加法器

  3. 所属分类：专业指导

    • 发布日期：2012-10-11
    • 文件大小：38912
    • 提供者：lucst

  1. 8位并行加法器

  2. 8位并行加法器

  3. 所属分类：其它

    • 发布日期：2013-07-25
    • 文件大小：141
    • 提供者：gt86095296

  1. 四位并行加法器实例

  2. 自己仿照网上和老师说的四位并行加法器画的图，应该没什么问题

  3. 所属分类：教育

    • 发布日期：2018-05-07
    • 文件大小：45056
    • 提供者：qq_42153340

  1. 16位补码并行加法器（含减法器）实验

  2. 16位补码并行加法器（含减法器）实验，项目和报告

  3. 所属分类：专业指导

    • 发布日期：2019-05-18
    • 文件大小：1048576
    • 提供者：weixin_42415731

  1. 进位直达并行三值光计算机加法器原理

  2. 液晶单元从不透光状态变成透光状态需要时间 50~100 µs ，本文中推证出:光通过液晶器件的时间约为 1.14×10−5µs ，利用这两个时间的巨大差异，提出了用液晶构成“进位直达”通道来克服进位串行延时的原理，在进位直达通道中各个进位链的进位直达过程自动并行。据此完善了用液晶构造三值光计算机加法器的理论，并设计了这个加法器的理论光路。同时给出了一个实现进位直达并行器件的方案。进位直达并行原理以物理方式解决了三值光计算机加法器的进位延时难题。也为其他种类的光计算机加法器研究提示了新思路。

  3. 所属分类：硬件开发

    • 发布日期：2020-05-12
    • 文件大小：169984
    • 提供者：norxiao

  1. Verilog加法器实验.zip

  2. 压缩包里面包含三个代码，4位串行加法器、4位并行加法器和一位全加。打开Modelsim后可直接编译运行。

  3. 所属分类：嵌入式

    • 发布日期：2020-05-07
    • 文件大小：1024
    • 提供者：qq_40353662

  1. 64位子字并行加法器的设计

  2. 采用最小数目位数为4的加法器（带进位输入输出）为底层模块（使用超前进位法），然后通过两个底层模块用串联进位（类似于行波进位）的方法构成基础单元8位加法器的模型。最后再用8个8位加法器模型构成总体系统模型。 输入被加数和加数的信号，以及mode和进位输入信号后，系统利用mode和各进位输入对基本8位模型的进位传递即进位输入端进行控制，选择接受指定进位的输入还是低级模块的进位输出。以此来实现不同模式下的64位子字并行加法算法。

  3. 所属分类：其它

    • 发布日期：2011-12-22
    • 文件大小：276480
    • 提供者：daihaibo1989

  1. 一个32bit加法器和逻辑门实现2个并行的16bit加法器

  2. 今天看到群里面的几位要找工作的小朋友在晒笔试题，其中有一道是如何用32bit的加法器和逻辑门实现两个并行的16bit加法器。

  3. 所属分类：其它

    • 发布日期：2020-08-04
    • 文件大小：56320
    • 提供者：weixin_38588854

  1. 16位多级先行进位加法器

  2. 有测试文件，代码准确无错。为提高运算速度，可以参照超前进位加法器的设计思路，把16位加法器中的每四位作为一组，用位间快速进位的形成方法来实现16位加法器中的“组间快速进位”，就能得到16位快速加法器。其工作特点是组内并行、组间并行。设16位加法器，4位一组，分为4组：

  3. 所属分类：硬件开发

    • 发布日期：2020-11-03
    • 文件大小：167936
    • 提供者：qq_45861449

  1. 单片机与DSP中的高速数字串行加法器及其应用

  2. 摘要：与传统加法器相比，数字串行加法器具有工作频率高、占用资源少、设计灵活等优点。介绍了数字串行加法器的原理，说明了该加法器在FPGA上的实现要点及其在匹配滤波器设计中的应用。     关键词：加法器 位并行 数字串行 FPGA 匹配滤波器 与传统ＤＳＰ相比，定制ＤＳＰ具有速度更高、设计灵活、易于更改等优点，常常应用于设计方案和关键算法的验证。 在ＤＳＰ运算中，加法是最常用的。常见的加法器是位并行的（Ｂｉｔ－ｐａｒａｌｌｅｌ），在一个时钟周期内完成加法运算。其速度较高，占用的资源较多。但

  3. 所属分类：其它

    • 发布日期：2020-12-10
    • 文件大小：221184
    • 提供者：weixin_38732454

  1. 嵌入式系统/ARM技术中的一款32位嵌入式CPU的定点加法器设

  2. 从CPU的指令执行频率上看，算术逻辑单元、程序计数器、协处理器是CPU中使用频率最多的模块，而加法器正是这些模块的核心部件，几乎所有的关键路径都与之有关，因而设计一种通用于这些模块的加法器是整个CPU设计中关键的一步。为此，笔者根据32位CPU的400MHz主频的要求，结合CPU流水线结构，借鉴各种算法成熟的加法器，提出一种电路设计简单、速度快、功耗低、版图面积小的32位改进定点加法器的设计方案。        1 设计思想       对于高性能CPU中使用的加法器，速度显然是第一位的，所以考

  3. 所属分类：其它

    • 发布日期：2020-12-08
    • 文件大小：272384
    • 提供者：weixin_38727453

  1. 单片机与DSP中的基于16位定点DSP的并行乘法器的设计

  2. 摘要：设计了一种用于16位定点DSP中的片内乘法器。该乘法器采用了改进型Booth算法，使用CSA构成的乘法器阵列，并采用跳跃进位加法器实现进位传递，该设计具有可扩展性，并提出了更高位扩展时应改进型方向。设计时综合考虑了高性能定点DSP对乘法器在面积和速度上的要求，具有极其规整的布局布线。　　关键词： 改进型Booth编码；部分积产生器；阵列乘法器 1 引言　　大多数先进的数字系统为实现高速算术运算都包含有硬件乘法器，例如许多高速单片机微控制器中的算逻运算都使用了硬件并行乘法器。目前广泛应用

  3. 所属分类：其它

    • 发布日期：2020-12-06
    • 文件大小：163840
    • 提供者：weixin_38612811
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