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搜索资源列表

  1. 在 OpenRISC 中实现 CRC32 并行计算

  2. 摘 要 随着 RISC CPU/DSP 处理速度的提高，使得使用微码程序来实现原来只有用 ASIC 才能实现的高速 通信链路上的数据适配和处理成为可能。该文介绍了一个开源的 RISC 处理器体系结构，并为了使之适用于通信 处理，在其中增加了一个 CRC32 的并行计算单元，用以支持用微码指令计算 CRC，并行计算宽度为 32 bits。对 所提的 CRC32 并行计算方法进行了详细阐述。 关键词 OpenRISC；RISC 引擎；CRC 并行算法

  3. 所属分类：硬件开发

    • 发布日期：2009-05-25
    • 文件大小：306176
    • 提供者：feisixiao

  1. CRC串行和并行的算法及硬件实现详解

  2. 关于CRC校验码的详尽分析和描述，对串行和并行的原理进行了阐述，然后利用Quartus软件绘制出电路原理图，有设计的总结以及详细的仿真过程。

  3. 所属分类：其它

    • 发布日期：2010-01-18
    • 文件大小：1048576
    • 提供者：zhuzhu2012

  1. 用verilog实现并行的CRC运算

  2. 使用verilog实现的并行CRC运算，支持多字节的输入

  3. 所属分类：专业指导

    • 发布日期：2010-07-25
    • 文件大小：619
    • 提供者：lqzsanta

  1. CRC - 16算法与FPGA实现

  2. 以16位CRC - 16校验码为例,在对CRC校验码原理和一般的串行CRC生成算法进行分析的基础上,改进 了串行CRC算法,并进一步推导出并行CRC算法。利用Quartus II集成环境和Verilog HDL语言工具将算法转 变为校验码生成电路,并进行验证比较,最后在FPGA上进行了硬件电路的仿真和实现。结果表明,并行CRC算 法在速度方面明显优于串行CRC算法,但会牺牲较大的硬件空间。

  3. 所属分类：硬件开发

    • 发布日期：2012-08-07
    • 文件大小：387072
    • 提供者：wlongs

  1. 10G以太网系统中的并行CRC编解码器的设计

  2. 10G以太网系统中的并行CRC编解码器的设计，在传统的串行算法基础上得到改进

  3. 所属分类：硬件开发

    • 发布日期：2015-01-05
    • 文件大小：259072
    • 提供者：justobe

  1. 以太网并行CRC计算

  2. 本文档介绍了10g以太网协议中并行CRC的计算；

  3. 所属分类：其它

    • 发布日期：2015-09-04
    • 文件大小：131072
    • 提供者：lostvally

  1. 4位并行计算crc-32

  2. 4位并行计算crc-32的异或门实现方法，式中加号代表异或，等号右边第一个加号不用。

  3. 所属分类：专业指导

    • 发布日期：2008-11-28
    • 文件大小：25600
    • 提供者：qian1era

  1. 8位并行计算crc-32

  2. 8位并行计算crc-32的异或门实现算法，式中加号代表异或，等号右边第一个加号不用。

  3. 所属分类：其它

    • 发布日期：2008-11-28
    • 文件大小：26624
    • 提供者：wuguohao111

  1. 16位并行计算crc-32

  2. 16位并行计算crc-32的异或实现，式中加号代表异或，其中等号右边第一个不用。 希望能对大家有用。

  3. 所属分类：专业指导

    • 发布日期：2008-11-29
    • 文件大小：28672
    • 提供者：chengyunhust

  1. 并行CRC算法的实现方法

  2. 并行CRC算法的实现方法

  3. 所属分类：其它

    • 发布日期：2017-07-01
    • 文件大小：212992
    • 提供者：a20021982

  1. 生成并行CRC算法的MATLAB程序

  2. 做作业的时候要并行处理CRC，于是写了这个程序，现在给大家贡献一下。 程序的功能是根据你的要求，给出指定CRC生成多项式的指定位数并行处理计算式。 当没有输入参数调用程序时，输出CRC-12，CRC-16，CRC-CCITT，CRC-32的生成多项式。 当一个参数调用程序时，参数为并行处理位数，默认生成多项式为CRC-32，输出是计算式。 当两个参数调用程序时，参数为并行处理位数，和生成多项式，其中生成多项式既可以输入以上四个标准多项式的序号，也可以输入系数向量。输出为指定多项式、指定位数的并

  3. 所属分类：其它

    • 发布日期：2009-03-11
    • 文件大小：2048
    • 提供者：yuanwolfheheh

  1. verilog实现的以太网并行crc校验

  2. verilog实现的并行crc校验。公式为1+x^1+x^2+x^4+x^5+x^7+x^8+x^10+x^11+x^12+x^16+x^22+x^23+x^26+x^32

  3. 所属分类：硬件开发

    • 发布日期：2018-08-27
    • 文件大小：6144
    • 提供者：chen_8494

  1. 平行crc在fpga上的实现

  2. 循环冗余码校验 CRC（Cyclic Redundancy Check） 广泛用于通讯领域和数据存储的数据检错。 基于 FPGA 在通 讯领域和数据存储的应用越来越广泛，CRC 的编码解码模块已经是 FPGA 上 的 常用 模 块 了。 采 用 超 前位 计 算 实现 CRC 在 FPGA 上的并行运算，通过实际应用证明该算法能有效实现硬件的速度与资源合理平衡。

  3. 所属分类：其它

    • 发布日期：2018-10-11
    • 文件大小：404480
    • 提供者：ligen19941227

  1. 并行CRC电路HDL代码的快速生成.pdf

  2. CRC校验的实现基于串行位移寄存器，如果要处理并行数据，需要对电路进行改进。本文介绍了一种并行CRC电路HDL代码的快速生成钟算法，只需要带入不同的参数，可自动生成不同长度以及并行度的并行CRC电路的HDL代码。

  3. 所属分类：其它

    • 发布日期：2019-07-23
    • 文件大小：454656
    • 提供者：weixin_39841882

  1. 100G以太网中高位宽并行CRC的简化方法

  2. 在100G以太网媒体接入控制器（Media Access Control，MAC）的设计中，需要采用高位宽的并行数据来降低对时钟的要求。在使用并行循环冗余校验(Cyclical Redundancy Check，CRC)时会有一个问题，即需要计算CRC的数据域长度不一定是数据通道位宽的整数倍，导致最后一组数据无法使用数据通道的位宽对其进行CRC计算。为了解决这个问题，本文提出了在帧前填充0的处理方法。仿真和测试结果都验证了该方法的可行性。该处理方法也能应用到其他的通信系统中。

  3. 所属分类：其它

    • 发布日期：2020-10-16
    • 文件大小：309248
    • 提供者：weixin_38681646

  1. 通信与网络中的10G以太网系统中的并行CRC编解码器的设计

  2. 摘要：为了解决10G以太网接入系统中大规模并行CRC编码器的设计问题，提出了矩阵法、代入法、流水线法等三种设计方法。以此为基础，给出了10G以太网接入系统CHC编码器的实现方案。具体计算表明，在10G以太网接入系统采用直接并行的CRC编码器是可行的。直接并行设计CRC编码器已经通过了EDA模拟，并成功地应用于10G以太网接入系统中。 关键词：10G 以太网 CRC 并行通信系统不可避免地要受到各种干扰的影响，使接收端收到的信息与发送端发出的信息不一致，即接收端收到的信息产生了误码。为了降低

  3. 所属分类：其它

    • 发布日期：2020-12-10
    • 文件大小：110592
    • 提供者：weixin_38725734

  1. 新型总线中并行CRC算法的设计与实现

  2. 为了对动态可重构高速串行总线UM-BUS进行差错控制,提出了一种用于新型总线数据校验的四通道并行CRC算法。根据UM-BUS的多通道并发通信方式和通道动态组织特点,采用四体FIFO进行数据缓冲存储,并设计了满足总线特点的四通道并行CRC编解码器。在此基础上,给出了它的FPGA实现方案和仿真结果。该并行CRC编解码器,可实时计算总线通信数据的CRC校验码,已成功的应用于动态可重构高速串行总线系统中,实现对突发错误的实时检测,通信速率达到100Mbps/通道。

  3. 所属分类：其它

    • 发布日期：2021-03-10
    • 文件大小：447488
    • 提供者：weixin_38601390

  1. 字节信息流并行CRC-32校验码电路设计与实现

  2. 字节信息流并行CRC-32校验码电路设计与实现

  3. 所属分类：其它

    • 发布日期：2021-03-08
    • 文件大小：1048576
    • 提供者：weixin_38713586

  1. 并行CRC在FPGA上的实现

  2. 循环冗余码校验CRC（Cyclic Redundancy Check） 广泛用于通讯领域和数据存储的数据检错。基于FPGA在通讯领域和数据存储的应用越来越广泛，CRC的编码解码模块已经是FPGA上的常用模块了。采用超前位计算实现CRC在FPGA上的并行运算，通过实际应用证明该算法能有效实现硬件的速度与资源合理平衡。

  3. 所属分类：其它

    • 发布日期：2021-01-31
    • 文件大小：489472
    • 提供者：weixin_38743084

  1. 一种基于矩阵的并行CRC校验算法

  2. 针对高速网络通信中高位宽并行数据的实时校验需求，提出了一种可单周期实现的、面向128位并行数据的循环冗余校验算法（Cyclic Redundancy Check，CRC）。该算法首先根据CRC串行编码原理得到8位并行数据的CRC校验矩阵，之后对矩阵进行迭代简化，得到32位并行数据的参数矩阵，此参数矩阵作为该CRC算法的核心实现了对数据进行预处理。最后对该算法进行了硬件实现，仿真及综合结果表明，该算法可在单周期内完成对128位并行数据的CRC编码和解码校验，时钟频率提高1.8倍，而硬件开销仅增加5

  3. 所属分类：其它

    • 发布日期：2021-01-27
    • 文件大小：867328
    • 提供者：weixin_38629042
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