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  1. 扩频通信数字基带信号处理算法及其VLSI实现 PDF

  2. 第1章 绪论 1. 1 引言 1. 2 扩频通信的基本原理 1. 2. 1 理想通信系统的带宽和S／N的互换关系 1. 2. 2 潜在抗干扰理论 1. 3 扩频通信中的基本参数 1. 4 本书的结构 参考文献 第2章 伪噪声序列 2. 1 引言 2. 2 伪噪声序列的性质及其产生 2. 2. 1 伪噪声序列的性质 2. 2. 2 伪噪声序列的相关性 2. 2. 3 伪噪声序列的部分相关 2. 3 m序列 2. 3. 1 m序列的性质 2. 3. 2 m序列相关函数的波形及功率谱 2. 3. 3

  3. 所属分类：其它

    • 发布日期：2010-03-30
    • 文件大小：5242880
    • 提供者：j921y

  1. 扩频通信数字基带信号处理及其VLSI实现 张欣()

  2. 这本书的纸版已经绝版了，电子版的也不好找哦！很不错的一本介绍扩频通信原理和实现的书，本书内容包括锁相环原理、数字下变频器的实现、DDFS、数字抑制载波跟踪环、扩频码序列的捕获、码延迟锁定环等内容。

  3. 所属分类：专业指导

    • 发布日期：2010-05-26
    • 文件大小：9437184
    • 提供者：huangwei1120

  1. DLL环C代码

  2. 延迟锁定环（DLL）的C语言代码 适用于GPS、扩频通信等领域

  3. 所属分类：电信

    • 发布日期：2011-10-14
    • 文件大小：1024
    • 提供者：lanpad

  1. Andreas F. Molisch 宽带无线数字通信 1

  2. 第一部分 宽带系统引论 第1章 基础知识 1. 1 什么是宽带系统 1. 2 发展历史 参考文献 第2章 当前及未来的宽带系统 2. 1 DECT和PHS 2. 2 GSM／DCS-1900 2. 3 IS-136 2. 4 IS-95 2. 5 W-CDMA 2. 6 HIPERLAN-II 参考文献 第3章 无线移动信道 3. 1 平衰落信道 3. 2 时间色散信道：直观描述 3. 3 时间色散信道：系统理论描述 3. 3. 1 确定性解释 3. 3. 2 随机性解释 3. 4 广义平稳非

  3. 所属分类：3G/移动开发

    • 发布日期：2011-12-04
    • 文件大小：9437184
    • 提供者：icecliff

  1. FPGA内全数字延时锁相环的设计

  2. 现场可编程门阵YSJ(FPGA)的发展已经有二十多年，从最初的1200门发展到了 目前数百万门至上千万门的单片FPGA芯片。现在，FPGA已广泛地应用于通信、 消费类电子和车用电子类等领域，但国内市场基本上是国外品牌的天下。 在高密度FPGA中，芯片上时钟分布质量变的越来越重要，时钟延迟和时钟 偏差已成为影响系统性能的重要因素。目前，为了消除FPGA芯片内的时钟延迟， 减小时钟偏差，主要有利用延时锁相环(DLL)和锁相环(PLL)两种方法，而其 各自又分为数字设计和模拟设计。虽然用模拟的方法实

  3. 所属分类：硬件开发

    • 发布日期：2018-01-10
    • 文件大小：2097152
    • 提供者：drjiachen

  1. 一种宽带模拟延迟锁定环的设计

  2. 模拟延迟锁定环的设计，里面有详细的设计，可做为设计参考用，很不错的 延迟锁相环的基本原理,对数字延迟锁相环和模拟延迟锁相环的特点进行了分析,由于模拟锁相环的结构简单,抖动性能好,本文选用了模拟延迟锁相环. 然后对现有的模拟延迟锁相环电路模块以及整体结构的设计方法进行了研究和比较. 在此基础上,本文设计了一个延迟线级数可调、多相位输出的模拟延迟锁相环,它可以根据输入信号的频率选择不同的延迟线级数,扩大了延迟锁相环的锁定范围;利用多路选择电路,确保了输出多相位的正确性;引入了一个粗调电路加快了锁定

  3. 所属分类：电信

    • 发布日期：2018-10-12
    • 文件大小：22020096
    • 提供者：yishuibihan

  1. 用于5G波束成形的基于DLL的高速混合相位共轭器

  2. 提出了基于延迟锁定环的混合相位共轭器（DLL-HPC）作为5G波束成形的可能解决方案。 介绍了理论背景，独特功能和实验验证。 所提出的DLL-HPC向后兼容现有的波束形成协议，以及亚毫秒级的波束控制和自动移动目标跟踪，且通信开销为零。 已经从市售组件构建了概念验证的DLL-HPC原型，以在5G NR-FR1频段中运行，这表明该技术可以很容易地与现有技术一起采用。

  3. 所属分类：其它

    • 发布日期：2020-06-03
    • 文件大小：956416
    • 提供者：weixin_38622427

  1. 利用可编程振荡器增强FPGA的应用

  2. 当今复杂的FPGA含有众多用于实现各种电路与系统的功能块，诸如逻辑阵列、存储器、DSP 模块、处理器、用于时序生成的锁相环 （PLL） 和延迟锁定环 （DLL）、标准I/O、高速数字收发器以及并行接口（PCI、DDR 等）。这些不同的功能块通常由多个时钟驱动，FPGA 一般会综合采用外部振荡器以及内部PLL 与DLL来生成时钟。

  3. 所属分类：其它

    • 发布日期：2020-07-20
    • 文件大小：59392
    • 提供者：weixin_38522795

  1. 一种改进的BOC(kn，n)信号无模糊跟踪方法

  2. 针对二进制偏移载波(BOC)调制信号自相关函数的多峰特性给信号跟踪环节带来的模糊性问题，提出了一种基于边峰消除思想的改进的BOC(kn，n)型信号无模糊跟踪方法。该方法通过设计两路本地BOC-Like辅助信号，合成无边峰的相关函数，接收机采用基于此相关函数的延迟锁定环(DLL)来消除BOC调制信号的跟踪模糊性问题。理论分析和仿真验证表明，提出的改进方法合成的相关函数能够完全消除边峰，并且使主峰更加尖锐。同时，基于该方法设计的鉴别器的输出曲线能够消除原有的误锁点，使跟踪环路具有良好的抗噪声性能和多

  3. 所属分类：其它

    • 发布日期：2020-10-15
    • 文件大小：560128
    • 提供者：weixin_38712092

  1. 可实现快速锁定的FPGA片内延时锁相环设计

  2. 微电子技术的持续发展使得FPGA具有更高的系统集成度和工作频率。系统性能较大程度上决定于系统的时钟延迟和偏斜。由于FPGA具有丰富的可编程逻辑资源及时钟网络，随之而来的时钟延迟问题使得用户设计的性能大打折扣。FPGA中的DLL模块可提供零传播延时，消除时钟偏斜，从而进一步提高了FPGA的性能和设计的灵活性。

  3. 所属分类：其它

    • 发布日期：2020-10-21
    • 文件大小：156672
    • 提供者：weixin_38684328

  1. EDA/PLD中的可实现快速锁定的FPGA片内延时锁相环设计

  2. 微电子技术的持续发展使得FPGA具有更高的系统集成度和工作频率。系统性能较大程度上决定于系统的时钟延迟和偏斜。由于FPGA具有丰富的可编程逻辑资源及时钟网络，随之而来的时钟延迟问题使得用户设计的性能大打折扣。FPGA中的DLL模块可提供零传播延时，消除时钟偏斜，从而进一步提高了FPGA的性能和设计的灵活性。 　　PLL是常用的时钟管理电路，主要是基于模拟电路设计实现的，而DLL主要是基于数字电路设计实现的。虽然在时钟综合能力上比PLL差，但由于具有设计仿真周期短，抗干扰性强，以及工艺可移植等特

  3. 所属分类：其它

    • 发布日期：2020-11-07
    • 文件大小：285696
    • 提供者：weixin_38741531

  1. 一种锁定相位编程可调全数字锁相环设计

  2. 1 引 言 锁相技术在信号处理、调制解调、时钟同步、倍频、频率综合等领域都得到了广泛的应用。目前锁相技术的实现主要有模拟锁相环(APLL)、全数字锁相环(DPLL)、模拟数字混合锁相环与延迟锁相环(DLL)四种。全数字锁相环(DPLL)具有精度高且不受温度和电压影响，环路带宽和中心频率编程可调等优点．得到了广泛应用。 经典全数字锁相环路由数字鉴相器、K模可逆计数器、脉冲加减控制电路和N分频器4部分组成。在输入信号频率稳定条件下，锁相环锁定时输出信号与输入信号正交。在通信和其他很多应用领域，

  3. 所属分类：其它

    • 发布日期：2020-12-09
    • 文件大小：159744
    • 提供者：weixin_38732463

  1. 集系统级FPGA芯片XCV50E的结构与开发

  2. 摘要：VirtexE系列是Xilinx公司生产的新型FPGA芯片，可用来进行数十万逻辑门级的系统设计和百兆赫兹级的高速电路设计。文中介绍了XCV50E芯片的结构特性、设计流程和配置过程，给出了具体的电路图和配置流程图。     关键词：FPGA 可配置逻辑块 设计流程 配置     XCV50E是Xilinx公司VirtexE系列系统级FPGA芯片中的一员。其主要资源有71693个系统门、65536位块内存和176个用户I/O口（其中包括83对差分I/O口）。主要特性有：1.8V超低核心电压、

  3. 所属分类：其它

    • 发布日期：2020-12-13
    • 文件大小：80896
    • 提供者：weixin_38726255

  1. 一种鲁棒GNSS矢量跟踪环

  2. 复杂环境下导航接收机的连续可用性一直是卫星导航领域的研究重点。针对矢量跟踪环动态适应性不够和误差在通道间传播的问题,提出一种鲁棒全球导航卫星系统(GNSS)矢量跟踪环。基于各通道的伪距、伪距率和伪距加速度状态量构建扩展卡尔曼滤波器(EKF),通过灵活设置过程噪声方差阵,实现跟踪通道的耦合与解耦;采用基于极大似然估计器(MLE)的鉴别器生成码延迟和载波频率偏差观测量;利用滤波值修正并预测伪距率来控制本地数控振荡器(NCO),实现环路的闭合。仿真结果表明,本文设计的矢量跟踪环在保证环路相互辅助的基础

  3. 所属分类：其它

    • 发布日期：2021-03-16
    • 文件大小：589824
    • 提供者：weixin_38657353

  1. 自校准的32相延迟锁定环

  2. 自校准的32相延迟锁定环

  3. 所属分类：其它

    • 发布日期：2021-03-13
    • 文件大小：305152
    • 提供者：weixin_38546608

  1. 强干扰下群时延失真对伪码测距性能的影响研究

  2. 射频链路作为直扩导航系统的重要组成部分，会引入系统群时延，后者会一定程度的改变扩频信号的传输时延，进而恶化延迟锁定环(DLL)的伪距测量，在强干扰的影响下，系统群时延对伪码测距的恶化情况会更加复杂。基于此考虑，首先介绍了群时延的基本概念，给出了强干扰下群时延对伪码测距误差的理论推导，并在此基础上进行了仿真验证，仿真结果表明，宽带扫频式强干扰的存在使得线性群时延和抛物线群时延对伪码测距误差性能进一步的恶化。

  3. 所属分类：其它

    • 发布日期：2021-01-29
    • 文件大小：3145728
    • 提供者：weixin_38622849

  1. 北斗B2频点导航信号抗多径性能的分析与仿真

  2. 抗多径性能是导航新体制信号评估的一个重要性能指标。针对当前北斗B2频点信号抗多径性能缺少统一评估的现状，文章基于非相干超前减滞后功率法延迟锁定环推导了导航信号的多径误差包络，并对多径误差的平均性能和影响因素进行了仿真研究。研究结果表明，在抗多径性能方面，ACED信号作为北斗体制信号具备更大的优势；窄相关器和更大的信号带宽可以明显的改善导航信号的抗多径性能。

  3. 所属分类：其它

    • 发布日期：2021-01-27
    • 文件大小：1048576
    • 提供者：weixin_38569166

  1. 基于FPGA可编程振荡器增强

  2. 当今复杂的 FPGA 含有众多用于实现各种电路与系统的功能块，诸如逻辑阵列、存储器、DSP 模块、处理器、用于时序生成的锁相环 (PLL) 和延迟锁定环 (DLL)、标准 I/O、高速数字收发器以及并行接口（PCI、DDR 等）。这些不同的功能块通常由多个时钟驱动，FPGA 一般会综合采用外部振荡器以及内部 PLL 与 DLL来生成时钟。系统设计人员必须决定如何综合使用外部与内部资源来实现的时钟树设计。而可编程时钟振荡器用作 FPGA 系统的时序参考，可提供一系列优势。其中首要优势是为了实现时钟

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：343040
    • 提供者：weixin_38706100

  1. 可实现快速锁定的FPGA片内延时锁相环设计

  2. 微电子技术的持续发展使得FPGA具有更高的系统集成度和工作频率。系统性能较大程度上决定于系统的时钟延迟和偏斜。由于FPGA具有丰富的可编程逻辑资源及时钟网络，随之而来的时钟延迟问题使得用户设计的性能大打折扣。FPGA中的DLL模块可提供零传播延时，消除时钟偏斜，从而进一步提高了FPGA的性能和设计的灵活性。 　　PLL是常用的时钟管理电路，主要是基于模拟电路设计实现的，而DLL主要是基于数字电路设计实现的。虽然在时钟综合能力上比PLL差，但由于具有设计仿真周期短，抗干扰性强，以及工艺可移植等特

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：396288
    • 提供者：weixin_38655998

  1. 一种高速的全差分等占空比分频器设计

  2. 以提高延迟锁定环（Delay Locked Loop，DLL）输出系统时钟的灵活性为目标，提出了一种应用于高速DLL的可配置全差分等占空比整数半整数分频器。基于周期插入的思想，采用差分时钟信号周期插入及脉冲展宽的方法，设计了一种互锁的差分电路结构。相比于传统方法，具有工作频率高、抗干扰性好、可实现等占空比等优点。基于GF 28 nm 标准CMOS工艺，采用全定制设计方法实现。仿真结果表明，在1.0 V标准电源电压下，其最高工作时钟频率可达到1.2 GHz，可实现1.5至16共22种分频比，版图面

  3. 所属分类：其它

    • 发布日期：2021-01-13
    • 文件大小：2097152
    • 提供者：weixin_38697123
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