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搜索资源列表

  1. 讲解fpga经验谈有关竞争与冒险，建立保持时间，毛刺等等

  2. 有关fpga的经验总结，有关竞争与冒险，建立保持时间，毛刺等等有关问题

  3. 所属分类：硬件开发

    • 发布日期：2011-03-01
    • 文件大小：1048576
    • 提供者：axlmko

  1. 建立时间保持时间

  2. 建立时间保持时间 详细分析 图文并茂，通俗易懂

  3. 所属分类：硬件开发

    • 发布日期：2011-09-15
    • 文件大小：84992
    • 提供者：okokokzjx

  1. 建立保持时间

  2. 在fpga开发中 建立和保持时间是共存的，它们之间的关系影响到整个数字电路的设计，了解到它们之间的关系能使你在以后的学习中设计出更好的数字电路。

  3. 所属分类：其它

    • 发布日期：2012-01-04
    • 文件大小：142336
    • 提供者：light_year123

  1. 建立_保持时间问题

  2. 详细描述EDA设计中建立保持时间的基本概念！

  3. 所属分类：其它

    • 发布日期：2012-07-23
    • 文件大小：201728
    • 提供者：wkmmmsun

  1. 建立保持时间介绍

  2. FPGA或芯片设计相关的，接绍建立保持时间比较升入。个人觉得比较有帮助。

  3. 所属分类：硬件开发

    • 发布日期：2015-08-10
    • 文件大小：281600
    • 提供者：cslinger

  1. 建立时间和保持时间.ppt

  2. 建立时间和保持时间

  3. 所属分类：硬件开发

    • 发布日期：2020-04-18
    • 文件大小：319488
    • 提供者：qq_28873853

  1. 4-建立保持时间.pdf

  2. 该文件的主要内容是阐述了在数字IC设计中的建立时间和保持时间，包括建立时间和保持时间的原理以及所需要满足的要求

  3. 所属分类：硬件开发

    • 发布日期：2020-06-27
    • 文件大小：1048576
    • 提供者：XXQ121

  1. 时序分析之保持时间学习（二）

  2. 上次分析了建立时间，现在来分析下保持时间。 保持时间：指在时钟上升沿到来之后，输入数据需要稳定的时间。该稳定的时间的最小值就为保持时间。

  3. 所属分类：其它

    • 发布日期：2020-08-10
    • 文件大小：193536
    • 提供者：weixin_38617851

  1. 解读高速数/模转换器(DAC)的建立和保持时间

  2. 本应用笔记定义了高速数/模转换器(DAC)的建立和保持时间，并给出了相应的图例。高速DAC的这两个参数通常定义为“正、负”值，了解它们与数据瞬态特性之间的关系是一个难点，为了解决这些难题，本文提供了一些图例。

  3. 所属分类：其它

    • 发布日期：2020-10-21
    • 文件大小：67584
    • 提供者：weixin_38607784

  1. 解析高速数/模转换器(DAC)的建立和保持时间

  2. 为了达到高速数/模转换器(DAC)的最佳性能，需要严格满足数字信号的时序要求。随着时钟频率的提高，数字接口的建立和保持时间成为系统设计人员需要重点关注的参数。本应用笔记对建立和保持时间进行详尽说明，因为这些参数与Maxim的高性能数据转换方案密切相关。

  3. 所属分类：其它

    • 发布日期：2020-10-19
    • 文件大小：129024
    • 提供者：weixin_38553791

  1. MAXIM应用笔记----解读高速数/模转换器(DAC)的建立和保持时间

  2. 本应用笔记定义了高速数/模转换器(DAC)的建立和保持时间，并给出了相应的图例。高速DAC的这两个参数通常定义为“正、负”值，了解它们与数据瞬态特性之间的关系是一个难点，为了解决这些难题，本文提供了一些图例。

  3. 所属分类：其它

    • 发布日期：2020-10-26
    • 文件大小：71680
    • 提供者：weixin_38525735

  1. 模拟技术中的解读高速数模转换器（DAC）的建立和保持时间

  2. 为了达到高速数/模转换器(DAC)的最佳性能，需要严格满足数字信号的时序要求。随着时钟频率的提高，数字接口的建立和保持时间成为系统设计人员需要重点关注的参数。本应用笔记对建立和保持时间进行详尽说明，因为这些参数与Maxim的高性能数据转换方案密切相关。 　　建立时间(tS)是相对于DAC时钟跳变，数据必须达到有效的逻辑电平的时间。保持时间(tH)则定义了器件捕获/采样数据后允许数据发生变化的时间。图1给出了相对于时钟上升沿的建立和保持时间。特定器件的时钟信号有效边沿可能是上升/下降沿，或由用户

  3. 所属分类：其它

    • 发布日期：2020-11-07
    • 文件大小：93184
    • 提供者：weixin_38642636

  1. 模拟技术中的解读高速数模转换器的建立和保持时间

  2. 为了达到高速数模转换器(DAC)的最佳性能，需要严格满足数字信号的时序要求。随着时钟频率的提高，数字接口的建立和保持时间成为系统设计人员需要重点关注的参数。本应用笔记对建立和保持时间进行详尽说明，因为这些参数与Maxim的高性能数据转换方案密切相关。 　　定义建立和保持时间 　　建立时间(tS)是相对于DAC时钟跳变，数据必须达到有效的逻辑电平的时间。保持时间(tH)则定义了器件捕获/采样数据后允许数据发生变化的时间。图1给出了相对于时钟上升沿的建立和保持时间。特定器件的时钟信号有效边沿可能

  3. 所属分类：其它

    • 发布日期：2020-11-07
    • 文件大小：87040
    • 提供者：weixin_38732343

  1. EDA/PLD中的输入引脚的建立和保持时间要求

  2. 首先看看对输入引脚的建立和保持时间要求，图1所示的模型给出了一个包含数据和时钟路径的输入电路的例子。图中带方框的相位符号表示路径中可能包含延时或相位调整电路，如IDELAY和DCM等。 　　图1 包含数据和时钟路径的输入电路的例子 　　建立时间（Setup）的要求是对FPGA输入引脚的要求，它代表时钟和数据之间在引脚上的关系。“正”的建立时间要求表示数据必须在时钟到达FPGA引脚之前到达FPGA；“负”的建立时间要求表示数据可以在时钟到达FPGA引脚之后到达FPGA。在时钟路径中使用DOM

  3. 所属分类：其它

    • 发布日期：2020-11-17
    • 文件大小：123904
    • 提供者：weixin_38625442

  1. 一种具有自适应权重和负载平衡的新型修饰算法，可在光网络中动态感知保持时间

  2. 为了最大程度地利用光网络的资源，动态流量疏导可以有效地将许多动态到达的低速服务有效地复用到大容量光信道上，因此已经得到了广泛的研究和广泛的应用。 但是，现有的研究工作中的链路权重由于不能适应网络状态和负载不好而可以提高。 通过利用有关现有光路径和新光路径的保持时间以及用户服务的请求带宽的信息，本文提出了一种使用自适应加权链接的保持时间感知（HTA）（简称为AWL-HTA）的疏导算法。流量，尤其是在新光路径的设置过程中。 因此，该算法不仅可以建立有效利用网络资源的光路，而且可以实现负载均衡。 本文

  3. 所属分类：其它

    • 发布日期：2021-03-10
    • 文件大小：751616
    • 提供者：weixin_38631738

  1. 解读高速数模转换器（DAC）的建立和保持时间

  2. 为了达到高速数/模转换器(DAC)的性能，需要严格满足数字信号的时序要求。随着时钟频率的提高，数字接口的建立和保持时间成为系统设计人员需要重点关注的参数。本应用笔记对建立和保持时间进行详尽说明，因为这些参数与Maxim的高性能数据转换方案密切相关。 　　建立时间(tS)是相对于DAC时钟跳变，数据必须达到有效的逻辑电平的时间。保持时间(tH)则定义了器件捕获/采样数据后允许数据发生变化的时间。图1给出了相对于时钟上升沿的建立和保持时间。特定器件的时钟信号有效边沿可能是上升/下降沿，或由用户选择

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：106496
    • 提供者：weixin_38682790

  1. 解读高速数模转换器的建立和保持时间

  2. 为了达到高速数模转换器(DAC)的性能，需要严格满足数字信号的时序要求。随着时钟频率的提高，数字接口的建立和保持时间成为系统设计人员需要重点关注的参数。本应用笔记对建立和保持时间进行详尽说明，因为这些参数与Maxim的高性能数据转换方案密切相关。 　　定义建立和保持时间 　　建立时间(tS)是相对于DAC时钟跳变，数据必须达到有效的逻辑电平的时间。保持时间(tH)则定义了器件捕获/采样数据后允许数据发生变化的时间。图1给出了相对于时钟上升沿的建立和保持时间。特定器件的时钟信号有效边沿可能是上

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：98304
    • 提供者：weixin_38686677

  1. FPGA建立时间和保持时间详解

  2. 时钟是FPGA设计中重要的信号，FPGA系统内大部分器件的动作都是在时钟的上升沿或者下降沿进行。无论是在输入，输出或是寄存器与寄存器之间，只要设计到时钟上升沿或者下降沿的采样，就会提到建立时间（setup TIme） 和保持时间（hold TIme） 。 　　建立时间（Tsu：set up TIme）是指在时钟沿到来之前数据从不稳定到稳定所需的时间，如果建立的时间不满足要求那么数据将不能在这个时钟上升沿被稳定的打入触发器；保持时间（Th：hold TIme）是指数据稳定后保持的时间，如果保持时

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：93184
    • 提供者：weixin_38660359

  1. PCB传输线建立时间、保持时间、建立时间裕量和保持时间裕量

  2. 信号经过传输线到达接收端之后，就牵涉到建立时间和保持时间这两个时序参数，它们表征了时钟边沿触发前后数据需要在锁存器的输入持续时间，是接收器本身的特性。简而言之，时钟边沿触发前，要求数据必须存在一段时间，这就是器件需要的建立时间；而时钟边沿触发后，数据也必须保持一段时间，以便能够稳定读取，这就是器件需要的保持时间。如果数据信号在时钟边沿触发前后持续的时间分别超过建立时间和保持时间，那么这部分超过的分量分别称为建立时间裕量和保持时间裕量。 　　以常见的触发器为例来分析其基本时序参数：建立时间、保持

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：77824
    • 提供者：weixin_38625442

  1. 输入引脚的建立和保持时间要求

  2. 首先看看对输入引脚的建立和保持时间要求，图1所示的模型给出了一个包含数据和时钟路径的输入电路的例子。图中带方框的相位符号表示路径中可能包含延时或相位调整电路，如IDELAY和DCM等。 　　图1 包含数据和时钟路径的输入电路的例子 　　建立时间（Setup）的要求是对FPGA输入引脚的要求，它代表时钟和数据之间在引脚上的关系。“正”的建立时间要求表示数据必须在时钟到达FPGA引脚之前到达FPGA；“负”的建立时间要求表示数据可以在时钟到达FPGA引脚之后到达FPGA。在时钟路径中使用DOM

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：180224
    • 提供者：weixin_38614377
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