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搜索资源列表

  1. 大型设计中FPGA 的多时钟设计策略

  2. 利用 FPGA 实现大型设计时，可能需要FPGA 具有以多个时钟运行的多重数据通路，这种多时钟FPGA 设计 必须特别小心，需要注意最大时钟速率、抖动、最大时钟数、异步时钟设计和时钟/数据关系。设计过程中 最重要的一步是确定要用多少个不同的时钟，以及如何进行布线，本文将对这些设计策略深入阐述。

  3. 所属分类：硬件开发

    • 发布日期：2010-01-19
    • 文件大小：212992
    • 提供者：kmisslove

  1. 异步时钟亚稳态及FIFO标志位的产生

  2. 针对工作中常见的时钟产生亚稳态的问题阐述了几种解决方法

  3. 所属分类：专业指导

    • 发布日期：2010-08-11
    • 文件大小：335872
    • 提供者：aimlam

  1. 异步时钟域同步化处理方法

  2. 讲述了几种使用的异步时钟域同步化处理的方法

  3. 所属分类：硬件开发

    • 发布日期：2010-09-02
    • 文件大小：28672
    • 提供者：tangbo_sycomm

  1. 异步时钟域设计经典论文

  2. 史上最经典的异步时钟域处理的论文，对跨时钟域的数据传输做了详细的讨论，对亚稳态现象及其处理方法做了详细介绍。

  3. 所属分类：专业指导

    • 发布日期：2010-11-17
    • 文件大小：178176
    • 提供者：bomanboge

  1. 一种将异步时钟域转换成同步时钟域的方法

  2. 该文档是华为技术的专利，里面详细介绍了一种FPGA中将异步时钟域转换成同步时钟域的方法。

  3. 所属分类：硬件开发

    • 发布日期：2010-12-09
    • 文件大小：726016
    • 提供者：tdcqzl

  1. 大型设计中FPGA 的多时钟设计策略-经验篇

  2. 利用 FPGA 实现大型设计时，可能需要FPGA 具有以多个时钟运行的多重数据通路，这种 多时钟 FPGA 设计必须特别小心，需要注意最大时钟速率、抖动、最大时钟数、异步时钟 设计和时钟/数据关系。设计过程中最重要的一步是确定要用多少个不同的时钟，以及如何 进行布线，本文将对这些设计策略深入阐述。

  3. 所属分类：硬件开发

    • 发布日期：2011-03-01
    • 文件大小：216064
    • 提供者：luno1

  1. 格雷码计数器GrayCn

  2. 格雷码为安全二进制码，在异步时钟域中采用格雷码计数器，能抑制不安全因素发生

  3. 所属分类：硬件开发

    • 发布日期：2011-03-15
    • 文件大小：2048
    • 提供者：KOUTENGQIANG

  1. 大型设计中FPGA 的多时钟设计策略

  2. 利用FPGA实现大型设计时，可能需要FPGA具有以多个时钟运行的多重数据通路，这种多时钟FPGA设计必须特别小心，需要注意最大时钟速率、抖动、最大时钟数、异步时钟设计和时钟/数据关系。设计过程中最重要的一步是确定要用多少个不同的时钟，以及如何进行布线，本文将对这些设计策略深入阐述。

  3. 所属分类：其它

    • 发布日期：2011-07-03
    • 文件大小：216064
    • 提供者：safan008

  1. FPGA异步时钟设计中的同步策略

  2. FPGA异步时钟设计中的同步策略 FPGA异步时钟设计中如何避免亚稳态的产生是一个必须考虑的问题 这篇文章属于经验交流

  3. 所属分类：硬件开发

    • 发布日期：2011-11-17
    • 文件大小：108544
    • 提供者：sunjianty

  1. 异步时钟域数据复用

  2. TS_IN[7:0]、CLK、SYNC分别为TS传输流的数据信号、字节时钟、同步信号 DIN[7:0]、CLK_W、EN分别是需要复用的数据、相应的字节时钟和数据使能。 假设TS传输流中的空帧足够多，要求将某些空帧的数据区（共7个数据）全部换为数据DIN（帧同步字节和空帧标志不变），按照TS传输流格式进行传输。TS传输流数据帧中的数据和DIN数据不能出现丢失。

  3. 所属分类：硬件开发

    • 发布日期：2012-05-21
    • 文件大小：1048576
    • 提供者：pengsirstudent

  1. 一种将异步时钟域转换成同步时钟域的方法.

  2. 一种将异步时钟域转换成同步时钟域的方法.

  3. 所属分类：其它

    • 发布日期：2012-12-09
    • 文件大小：669696
    • 提供者：coolfootball

  1. 异步时钟处理

  2. FPGA 异步时钟处理很好的总结，强烈推荐，跨时钟要非常小心了

  3. 所属分类：硬件开发

    • 发布日期：2015-12-19
    • 文件大小：187392
    • 提供者：baidu_33436187

  1. 多异步时钟设计(数字系统设计)

  2. 数字系统设计常用技巧，多异步时钟设计。仅供参考··

  3. 所属分类：专业指导

    • 发布日期：2009-02-19
    • 文件大小：159744
    • 提供者：pkueric

  1. 对立统一——异步时钟同步化

  2. 本文带领大家一起学习什么事异步时钟同步化。

  3. 所属分类：其它

    • 发布日期：2020-07-20
    • 文件大小：77824
    • 提供者：weixin_38693586

  1. FPGA异步时钟设计中的同步策略

  2. 本文主要把FPGA异步时钟设计中产生的问题，原因以及解决问题所采用的同步策略做了详细的分析。其中双锁存器法比较适用于只有少数信号跨时钟域；结绳法比较适用快时钟域向慢时钟过渡的情况。所以，在实际的应用中，应根据自身设计的特点选择适当的同步策略。

  3. 所属分类：其它

    • 发布日期：2020-08-07
    • 文件大小：192512
    • 提供者：weixin_38621427

  1. 【从零开始走进FPGA】对立统一——异步时钟同步化

  2. 对于工程中出现的异步时钟，与最高时钟是对立关系，但这个CEO的地位决定了只有他说了算，不然就会“叛乱”，因此要把那些异步时钟统一管理，这就是所谓的“对立统一”。

  3. 所属分类：其它

    • 发布日期：2020-08-12
    • 文件大小：119808
    • 提供者：weixin_38626192

  1. FPGA异步时钟设计中的同步策略

  2. 基于FPGA的数字系统设计中大都推荐采用同步时序的设计，也就是单时钟系统。但是实际的工程中，纯粹单时钟系统设计的情况很少，特别是设计模块与外围芯片的通信中，跨时钟域的情况经常不可避免。

  3. 所属分类：其它

    • 发布日期：2020-10-19
    • 文件大小：191488
    • 提供者：weixin_38539705

  1. FPGA的异步时钟设计中的同步策略

  2. 基于FPGA的数字系统设计中大都推荐采用同步时序的设计，也就是单时钟系统。但是实际的工程中，纯粹单时钟系统设计的情况很少，特别是设计模块与外围芯片的通信中，跨时钟域的情况经常不可避免。如果对跨时钟域带来的亚稳态、采样丢失、潜在逻辑错误等等一系列问题处理不当，将导致系统无法运行。本文总结出了几种同步策略来解决跨时钟域问题。

  3. 所属分类：其它

    • 发布日期：2020-10-19
    • 文件大小：193536
    • 提供者：weixin_38636655

  1. 基于光脉冲位置调制的异步时钟错位采样数据恢复技术

  2. 为提高深空光通信中异步时钟采样信号恢复数据的可靠性, 提出了基于光脉冲位置调制的异步时钟错位采样数据恢复方案。该方案将光子探测器阵列输出信号分为两组, 其中奇数组信号以一定时隙频率进行采样, 偶数组信号延迟半个时隙进行采样, 最后对两组采样信号分别进行合并和插值以完成数据恢复。仿真结果表明：错位采样数据恢复方案的采样性能优于传统采样数据恢复方案, 当以1倍时隙频率采样时, 所提方案能有效减小传统采样方案所带来的信号损失, 抑制时延抖动引起的脉冲移位错误, 系统性能提升效果明显。

  3. 所属分类：其它

    • 发布日期：2021-02-04
    • 文件大小：7340032
    • 提供者：weixin_38743968

  1. 异步时钟域的亚稳态问题和同步器

  2. 异步时钟域的亚稳态问题和同步器、电子技术,开发板制作交流

  3. 所属分类：其它

    • 发布日期：2021-02-03
    • 文件大小：261120
    • 提供者：weixin_38742460
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