注册会员 | 设为首页 | 加入收藏夹
您好，欢迎光临本网站！[请登录] ！[注册会员]！  

搜索资源列表

  1. 基于多时钟域的异步FIFO设计

  2. 摘要：在大规模集成电路设计中，一个系统包含了很多不相关的时钟信号，当其目标域时钟与源域时钟不同时，如何 在这些不同域之间传递数据成为了一个重要问题。为了解决这个问题，我们可以用一种异步FIFO（先进先出）存储器 来实现。本文介绍了一种利用格雷码指针实现在多时钟域传递数据的FIFO 设计

  3. 所属分类：专业指导

    • 发布日期：2009-12-01
    • 文件大小：176128
    • 提供者：zwcs0801

  1. 异步时钟域同步化处理方法

  2. 讲述了几种使用的异步时钟域同步化处理的方法

  3. 所属分类：硬件开发

    • 发布日期：2010-09-02
    • 文件大小：28672
    • 提供者：tangbo_sycomm

  1. 跨时钟域问题(Clock Domain Crossing)

  2. 引言：设计者有时候需要将处于两个不同时钟域的系统对接，由于接口处是异步（会产生setuptime 和holdtime violation，亚稳态以及不可靠的数据传输）的，因此处理起来较同步逻辑更棘手，需要寻求特殊处理来进行接口界面的设计。 （文中给出了两种解决方法，共4页，有彩图。个人推荐阅读）

  3. 所属分类：硬件开发

    • 发布日期：2010-11-07
    • 文件大小：152576
    • 提供者：handong1587

  1. 异步时钟域设计经典论文

  2. 史上最经典的异步时钟域处理的论文，对跨时钟域的数据传输做了详细的讨论，对亚稳态现象及其处理方法做了详细介绍。

  3. 所属分类：专业指导

    • 发布日期：2010-11-17
    • 文件大小：178176
    • 提供者：bomanboge

  1. 一种将异步时钟域转换成同步时钟域的方法

  2. 该文档是华为技术的专利，里面详细介绍了一种FPGA中将异步时钟域转换成同步时钟域的方法。

  3. 所属分类：硬件开发

    • 发布日期：2010-12-09
    • 文件大小：726016
    • 提供者：tdcqzl

  1. 格雷码计数器GrayCn

  2. 格雷码为安全二进制码，在异步时钟域中采用格雷码计数器，能抑制不安全因素发生

  3. 所属分类：硬件开发

    • 发布日期：2011-03-15
    • 文件大小：2048
    • 提供者：KOUTENGQIANG

  1. 多时钟域异步FIFO 设计

  2. 异步FIFO，多时钟域，多位宽。FPGA 设计。

  3. 所属分类：其它

    • 发布日期：2011-05-17
    • 文件大小：249856
    • 提供者：zhouseph

  1. 异步fifo跨时钟域处理

  2. 使用FPGA内部FIFO做跨时钟域的信息处理，避免亚稳态的传播。

  3. 所属分类：硬件开发

    • 发布日期：2011-11-30
    • 文件大小：224256
    • 提供者：hltqzk

  1. 异步时钟域数据复用

  2. TS_IN[7:0]、CLK、SYNC分别为TS传输流的数据信号、字节时钟、同步信号 DIN[7:0]、CLK_W、EN分别是需要复用的数据、相应的字节时钟和数据使能。 假设TS传输流中的空帧足够多，要求将某些空帧的数据区（共7个数据）全部换为数据DIN（帧同步字节和空帧标志不变），按照TS传输流格式进行传输。TS传输流数据帧中的数据和DIN数据不能出现丢失。

  3. 所属分类：硬件开发

    • 发布日期：2012-05-21
    • 文件大小：1048576
    • 提供者：pengsirstudent

  1. 一种将异步时钟域转换成同步时钟域的方法.

  2. 一种将异步时钟域转换成同步时钟域的方法.

  3. 所属分类：其它

    • 发布日期：2012-12-09
    • 文件大小：669696
    • 提供者：coolfootball

  1. 经典跨时钟域同步电路

  2. 经典跨时钟域同步电路 各种异步处理 值得推荐

  3. 所属分类：硬件开发

    • 发布日期：2015-05-25
    • 文件大小：208896
    • 提供者：u011075954

  1. FPGA异步时钟设计中的同步策略

  2. 本文主要把FPGA异步时钟设计中产生的问题，原因以及解决问题所采用的同步策略做了详细的分析。其中双锁存器法比较适用于只有少数信号跨时钟域；结绳法比较适用快时钟域向慢时钟过渡的情况。所以，在实际的应用中，应根据自身设计的特点选择适当的同步策略。

  3. 所属分类：其它

    • 发布日期：2020-08-07
    • 文件大小：192512
    • 提供者：weixin_38621427

  1. 多时钟域下同步器的设计与分析

  2. 本文提出了多时钟域逻辑设计中的一般问题,介绍了异步电路设计中同步化处理的重要作用,分析了触发器失效的原因和几种可行的解决亚稳态失效的方法。

  3. 所属分类：其它

    • 发布日期：2020-08-05
    • 文件大小：74752
    • 提供者：weixin_38538472

  1. 基于FPGA的跨时钟域信号处理——MCU

  2. 说到异步时钟域的信号处理，想必是一个FPGA设计中很关键的技术，也是令很多工程师对FPGA望而却步的原因。

  3. 所属分类：其它

    • 发布日期：2020-08-12
    • 文件大小：114688
    • 提供者：weixin_38603924

  1. 基于FPGA的跨时钟域信号处理——同步设计的重要

  2. 上次提出了一个处于异步时钟域的MCU与FPGA直接通信的实现方式，其实在这之前，特权同学想列举一个异步时钟域中出现的很典型的问题。也就是要用一个反例来说明没有足够重视异步通信会给整个设计带来什么样的危害。

  3. 所属分类：其它

    • 发布日期：2020-08-12
    • 文件大小：153600
    • 提供者：weixin_38742927

  1. 基于FPGA的跨时钟域信号处理——专用握手信号

  2. 在逻辑设计领域，只涉及单个时钟域的设计并不多。尤其对于一些复杂的应用，FPGA往往需要和多个时钟域的信号进行通信。异步时钟域所涉及的两个时钟之间可能存在相位差，也可能没有任何频率关系，即通常所说的不同频不同相。

  3. 所属分类：其它

    • 发布日期：2020-08-31
    • 文件大小：159744
    • 提供者：weixin_38733733

  1. 基于FPGA的跨时钟域信号处理——同步设计的重要

  2. 上次提出了一个处于异步时钟域的MCU与FPGA直接通信的实现方式，其实在这之前，特权同学想列举一个异步时钟域中出现的很典型的问题。也就是要用一个反例来说明没有足够重视异步通信会给整个设计带来什么样的危害。

  3. 所属分类：其它

    • 发布日期：2020-10-19
    • 文件大小：191488
    • 提供者：weixin_38500948

  1. 基于FPGA的跨时钟域信号处理——专用握手信号

  2. 在逻辑设计领域，只涉及单个时钟域的设计并不多。尤其对于一些复杂的应用，FPGA往往需要和多个时钟域的信号进行通信。异步时钟域所涉及的两个时钟之间可能存在相位差，也可能没有任何频率关系，即通常所说的不同频不同相。

  3. 所属分类：其它

    • 发布日期：2020-10-17
    • 文件大小：161792
    • 提供者：weixin_38499950

  1. 多时钟域下同步器的设计与分析

  2. 摘　　要：本文提出了多时钟域逻辑设计中的一般问题，介绍了异步电路设计中同步化处理的重要作用，分析了触发器失效的原因和几种可行的解决亚稳态失效的方法。 　　引言 　　在数字电路设计中，大部分设计都是同步时序设计，所有的触发器都是在同一个时钟节拍下进行翻转。这样就简化了整个设计，后端综合、布局布线的时序约束也不用非常严格。但是在设计与外部设备的接口部分时，大部分外部输入的信号与本地时钟是异步的。在SoC设计中，可能同时存在几个时钟域，信号的输出驱动和输入采样在不同的时钟节拍下进行，可能会出现一些

  3. 所属分类：其它

    • 发布日期：2020-11-10
    • 文件大小：134144
    • 提供者：weixin_38582909

  1. 异步时钟域的亚稳态问题和同步器

  2. 异步时钟域的亚稳态问题和同步器、电子技术,开发板制作交流

  3. 所属分类：其它

    • 发布日期：2021-02-03
    • 文件大小：261120
    • 提供者：weixin_38742460
« 12 3 4 5 6 7 »