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搜索资源列表

  1. FPGA设计中的时序分析及异步设计注意事项

  2. FPGA设计中的时序分析及异步设计注意事项

  3. 所属分类：硬件开发

    • 发布日期：2009-06-06
    • 文件大小：238592
    • 提供者：izeukin

  1. ASIC中的异步时序设计

  2. 绝大部分的ASIC设计工程师在实际工作中都会遇到异步设计的问题，本文针对异步时序产生的问题，介绍了几种同步的策略，特别是结绳法和异步FIFO的异步比较法都是比较新颖的方法。

  3. 所属分类：专业指导

    • 发布日期：2010-08-24
    • 文件大小：414720
    • 提供者：wpj010250

  1. FPGA设计中的时序分析及异步设计注意事项

  2. FPGA设计中的时序分析及异步设计注意事项

  3. 所属分类：硬件开发

    • 发布日期：2011-06-21
    • 文件大小：238592
    • 提供者：bigones123

  1. 多时钟异步系统设计和描述技巧

  2. 本书是介绍多时钟异步系统设计描述非常有效的书籍

  3. 所属分类：硬件开发

    • 发布日期：2012-05-14
    • 文件大小：198656
    • 提供者：whb09

  1. Verilog HDL异步设计与同步设计的时序分析

  2. （1） 理解亚稳态产生的物理意义 （2） 理解触发器本身的建立时间和保持时间以及异步复位恢复的概念 （3） 理解亚稳态恢复和同步寄存器的概念 （4） 理解组合逻辑的延迟产生的原理，掌握系统时钟频率的计算 （5） 理解并掌握时钟偏斜和抖动及其对时钟频率的影响 （6） 理解提高系统时钟频率的两种方法 （7） 了解False Path和多时钟周期的概念，知道使用False Path和多时钟周期进行时序约束。 （8） 理解并掌握芯片之间的时序接口设计 （9） 理解并掌握异步电路的设计方法

  3. 所属分类：硬件开发

    • 发布日期：2012-05-16
    • 文件大小：6291456
    • 提供者：sagatsagat

  1. 华为的VHDL 设计注意点

  2. 华为的基于FPGA的VHDL设计风格，比如同步异步要求等等，很实用，对于工程设计

  3. 所属分类：专业指导

    • 发布日期：2012-11-22
    • 文件大小：437248
    • 提供者：dongxian123

  1. FPGA设计中的时序分析以及异步设计注意事项

  2. FPGA设计中的时序分析以及异步设计注意事项。主要讲述了FPGA开发中的时序和相应的注意事项。

  3. 所属分类：其它

    • 发布日期：2013-01-08
    • 文件大小：1048576
    • 提供者：mabaolin2008

  1. ASIC 中的异步时序设计

  2. 绝大部分ASIC设计工程师在实际工作中都会遇到异步设计的问题。文章针对异步时序产生的问题,介绍了几种同步的策略。结绳法和异步FIFO的异步比较法

  3. 所属分类：硬件开发

    • 发布日期：2014-12-15
    • 文件大小：239616
    • 提供者：qq_22197429

  1. 单相异步电机设计程序

  2. 单相异步电机电磁设计程序

  3. 所属分类：制造

    • 发布日期：2017-07-03
    • 文件大小：319488
    • 提供者：qiu_yi_shui

  1. FPGA设计中的时序分析及异步设计

  2. FPGA设计中的时序分析及异步设计

  3. 所属分类：硬件开发

    • 发布日期：2017-08-21
    • 文件大小：238592
    • 提供者：u010621620

  1. FPGA设计中的时序分析及异步设计注意事项

  2. 主要对FPGA进行时序设计时 如何进行避免异步时钟带来的时钟不同步的影响

  3. 所属分类：硬件开发

    • 发布日期：2009-04-25
    • 文件大小：238592
    • 提供者：xyc662

  1. SNUG1999-2002经典论文-基于verilog代码的编码综合与异步设计.rar

  2. SNUG1999-2002经典论文-基于verilog代码的编码综合与异步设计.rar

  3. 所属分类：专业指导

    • 发布日期：2019-09-02
    • 文件大小：1048576
    • 提供者：drjiachen

  1. 异步DSP核心设计：更低功耗，更高性能

  2. 目前，处理器性能的主要衡量指标是时钟频率。绝大多数的集成电路 （IC） 设计都基于同步架构，而同步架构都采用全球一致的时钟。这种架构非常普及，许多人认为它也是数字电路设计的唯一途径。然而，有一种截然不同的设计技术即将走上前台：异步设计。本文讲主要介绍异步DSP核心设计。

  3. 所属分类：其它

    • 发布日期：2020-08-12
    • 文件大小：183296
    • 提供者：weixin_38739950

  1. 跟着我从零开始入门FPGA之（同步和异步设计)

  2. 述同步和异步设计

  3. 所属分类：其它

    • 发布日期：2020-08-21
    • 文件大小：91136
    • 提供者：weixin_38549721

  1. DSP中的更高性能/更低功耗的异步DSP核心设计

  2. 目前，处理器性能的主要衡量指标是时钟频率。绝大多数的集成电路 (IC) 设计都基于同步架构，而同步架构都采用全球一致的时钟。这种架构非常普及，许多人认为它也是数字电路设计的唯一途径。然而，有一种截然不同的设计技术即将走上前台：异步设计。     这一新技术的主要推动力来自硅技术的发展状况。随着硅产品的结构缩小到 90 纳米以内，降低功耗就已成为首要事务。异步设计具有功耗低、电路更可靠等优点，被看作是满足这一需要的途径。     异步技术由于诸多原因曾经备受冷落，其中最重要的是缺乏标准化的工具

  3. 所属分类：其它

    • 发布日期：2020-10-16
    • 文件大小：168960
    • 提供者：weixin_38685857

  1. EDA/PLD中的基于FPGA设计跨时钟域的同步策略

  2. 1 引言 　　基于FPGA的数字系统设计中大都推荐采用同步时序的设计，也就是单时钟系统。但是实际的工程中，纯粹单时钟系统设计的情况很少，特别是设计模块与外围芯片的通信中，跨时钟域的情况经常不可避免。如果对跨时钟域带来的亚稳态、采样丢失、潜在逻辑错误等等一系列问题处理不当，将导致系统无法运行。本文总结出了几种同步策略来解决跨时钟域问题。 　　2 异步设计中的亚稳态 　　触发器是FPGA设计中最常用的基本器件。触发器工作过程中存在数据的建立（setup）和保持（hold）时间。对于使用上升沿触

  3. 所属分类：其它

    • 发布日期：2020-10-21
    • 文件大小：175104
    • 提供者：weixin_38656364

  1. DSP中的异步DSP核心设计：更低功耗，更高性能

  2. 目前，处理器性能的主要衡量指标是时钟频率。绝大多数的集成电路 （IC） 设计都基于同步架构，而同步架构都采用全球一致的时钟。这种架构非常普及，许多人认为它也是数字电路设计的唯一途径。然而，有一种截然不同的设计技术即将走上前台：异步设计。       这一新技术的主要推动力来自硅技术的发展状况。随着硅产品的结构缩小到 90 纳米以内，降低功耗就已成为首要事务。异步设计具有功耗低、电路更可靠等优点，被看作是满足这一需要的途径。       异步技术由于诸多原因曾经备受冷落，其中最重要的是缺乏标准

  3. 所属分类：其它

    • 发布日期：2020-10-19
    • 文件大小：161792
    • 提供者：weixin_38728624

  1. DSP中的更低功耗,更高性能的异步DSP核心设计

  2. 引言     现在电脑已经越来越普及了，而看电脑的好坏的一个处理器是一个重要指标。处理器性能的主要衡量指标是时钟频率（单位是兆赫（MHz）或千兆赫（GHz），用来表示CPU的运算、处理数据的速度。）。绝大多数的集成电路 （IC） 设计都基于同步架构，而同步架构都采用全球一致的时钟。这种架构非常普及，许多人认为它也是数字电路设计的唯一途径。然而，有一种截然不同的设计技术即将走上前台：异步设计。相信有很多人对它还不甚了解。 　　硅技术的发展状况直接影响着这一新技术的发展。因为科技对硅的应用越来越多了

  3. 所属分类：其它

    • 发布日期：2020-11-02
    • 文件大小：228352
    • 提供者：weixin_38546622

  1. EDA/PLD中的逻辑器件的同步设计

  2. 在设计逻辑和电路时，经常会遇到这样的问题。即采用普通集成电路实现的设计移植到FPGA／CPLD逻辑器件时，其设计无法正常运行。另外，有些设计己经在逻辑器件申实现或通过了仿真测试。但经过重新布线设计后，该设计不能正常工作。出现这些问题，基本上是在设计中出现了异步设计。典型的异步电路有以下几种。 　　(1)组合环路 　　组合环路是数字逻辑设计中不稳定性和不可靠性最常见的原因之一。在同步设计中，所有的反馈环路都应该包括寄存器。组合环路直接建立没有寄存器的反馈，违反了同步设计的原则。例如，当把一个寄

  3. 所属分类：其它

    • 发布日期：2020-11-17
    • 文件大小：97280
    • 提供者：weixin_38661852

  1. FIFO异步设计，包括原理说明和代码分析

  2. FIFO异步设计，包括原理说明和代码分析

  3. 所属分类：硬件开发

    • 发布日期：2021-02-07
    • 文件大小：12582912
    • 提供者：ztfztfztfztf
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