本文在CycloneⅢFPGA中实现异步FIFO和锁相环(PLL)结构的设计，避免复杂的时钟管理，简化电路设计，方便采集系统进行升级维护。高速缓存的设计使采集数据能的安全地实现数据跨时钟域的传递，提高了数据采集系统的可靠性。

1 引言 　　随着雷达系统中数字处理技术的飞速发展，需要对雷达回波信号进行高速数据采集。在嵌入式条件下，要求获取数据的速度越来越快。精度越来越高，以致数据量及处理速度要求大增。为避免数据处理不及时，发生数据丢失，影响系统可靠性，要进一步提高系统实时性，必须研究开发高速嵌入式雷达信号采集系统。这里结合高速嵌入式数据采集系统，提出一种基于CvcloneⅢFPGA实现的异步FIFO和锁相环(PLL)结构来实现高速缓存，该结构可成倍提高数据流通速率，增加数据采集系统的实时性。采用FPGA设计高速缓存，

1 引言 　　随着雷达系统中数字处理技术的飞速发展，需要对雷达回波信号进行高速数据采集。在嵌入式条件下，要求获取数据的速度越来越快。精度越来越高，以致数据量及处理速度要求大增。为避免数据处理不及时，发生数据丢失，影响系统可靠性，要进一步提高系统实时性，必须研究开发高速嵌入式雷达信号采集系统。这里结合高速嵌入式数据采集系统，提出一种基于CvcloneⅢFPGA实现的异步FIFO和锁相环(PLL)结构来实现高速缓存，该结构可成倍提高数据流通速率，增加数据采集系统的实时性。采用FPGA设计高速缓存，