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RAM接口设计(VHDL语言)
在数字系统中,一般存在多个芯片,利用不同的特点用于实现不同的功能,一般都包含CPU,FPGA,AD,DA,memory,ASSP(专用标准模块),ASIC等。 CPU用于进行智能控制,FPGA进行硬件算法处理和多设备接口,AD进行模数转换,DA进行数模转换,memory存储临时数据。因此,FPGA如何与其他芯片进行通讯是重要的设计内容。 数据输入,数据输出,双向通讯,指令传递,地址管理,不同时钟的异步通讯问题等等都需要处理。最基本的MEMORY如SRAM(128KX8bbit静态存储器6281
所属分类:
硬件开发
发布日期:2010-04-07
文件大小:223232
提供者:
commonnapples
EDA—EDA技术实用教程(pdf影印)
学习VHDL和FPGA的经典资料 第 1 章 概述 1.1 EDA 技术及其发展 1.2 EDA 技术实现目标 1.3 硬件描述语言VHDL 1.4 VHDL 综合 1.5 基于VHDL 的自顶向下设计方法 1.3 EDA 技术的优势 1.3 EDA 的发展趋势 【习题】 第 2 章 EDA 设计流程及其工具 2.1 设计流程 2.1.1 设计输入(原理图/HDL 文本编辑) 2.1.2 综合 2.1.3 适配 2.1.4 时序仿真与功能仿真 2.1.5 编程下载 2.1.6 硬件测试 2.2
所属分类:
硬件开发
发布日期:2010-06-07
文件大小:8388608
提供者:
zt839486421
毕业设计 ppt模板
毕业设计ppt模板 在现代的集成电路芯片中,随着设计规模的不断扩大,一个系统中往往含有数个时钟。多时钟域带来的一个问题就是,如何设计异步时钟之间的接口电路。异步FIFO是解决这个问题一种简便、快捷的解决方案。而传统的工艺在集成电路的设计方面有很大的弊端,本文尝试以一种新的方法——VHDL语言的方式解决上述问题。
所属分类:
嵌入式
发布日期:2010-06-20
文件大小:278528
提供者:
hushuanlei
EDA—EDA技术实用教程
综合 1.5 基于VHDL 的自顶向下设计方法 1.3 EDA 技术的优势 1.3 EDA 的发展趋势 【习题】 第 2 章 EDA 设计流程及其工具 2.1 设计流程 2.1.1 设计输入(原理图/HDL 文本编辑) 2.1.2 综合 2.1.3 适配 2.1.4 时序仿真与功能仿真 2.1.5 编程下载 2.1.6 硬件测试 2.2 ASIC 及其设计流程 2.2.1 ASIC 设计方法 2.2.2 一般ASIC 设计的流程 2.3 常用EDA 工具 2.3.1 设计输入编辑器 2.3.2
所属分类:
硬件开发
发布日期:2010-11-19
文件大小:8388608
提供者:
sundyqt
孟庆海《VHDL基础及经典实例开发》源程序
VHDL基础及经典实例开发源程序——12个大型实例的源程序 Chapter3:schematic和vhdl文件夹,分别是数字钟设计的原理图文件和VHDL程序; Chapter4:multiplier文件夹,串并乘法器设计程序(提示:先编译程序包); Chapter5:sci文件夹,串行通信接口设计程序; Chapter6:watchdog文件夹,看门狗设计程序; Chapter7:taxi文件夹,出租车计价器设计程序; Chapter8:elevator文件夹,高层电梯控制器设计程序; Cha
所属分类:
硬件开发
发布日期:2011-04-07
文件大小:139264
提供者:
guomcu
异步FIFO的控制器设计
FIFO 用VHDL语言编写的控制器程序 1.1.1顶层模块fifo源代码:fifo.v 1.1.2双口RAM存储器模块fifomem源代码:fifomem.v
所属分类:
硬件开发
发布日期:2011-05-25
文件大小:44032
提供者:
hewenwenpp
VHDL实例开发源程序
VHDL开发实例源程序,很详尽的。包括:串并乘法器设计程序,串行通信接口设计程序;出租车计价器,高层电梯控制器,I2C控制器、异步FIFO设计程序;数字频率合成、虚拟逻辑分析仪设计等共12种大型实例程序源代码。
所属分类:
其它
发布日期:2012-02-17
文件大小:139264
提供者:
shenqidianzi
异步FIFO的VHDL设计
FIFO (先进先出队列)是一种在电子系统得到广泛应用的器件,通常用于数据的缓存和用于容纳异步信号的频率或相位的差异。FIFO的实现通常是利用双口RAM和读写地址产生模块来实现的。FIFO的接口信号包括异步的写时钟(wr_clk)和读时钟(rd_clk)、与写时钟同步的写有效(wren)和写数据(wr_data)、与读时钟同步的读有效(rden)和读数据(rd_data)。为了实现正确的读写和避免FIFO的上溢或下溢,通常还应该给出与读时钟和写时钟同步的FIFO的空标志(empty)和满标志(
所属分类:
其它
发布日期:2012-12-18
文件大小:57344
提供者:
cjohyeah
Altera FIFO开发资料
altera_ug_fifo.pdf audio_dac_fifo.rar FIFO中文应用笔记.pdf FIFO基础知识.doc FPGASoPC软硬件协同设计纵横谈.pdf FPGA的VGA视频输出工程文件// freedev_vga FPGA的VGA视频输出工程文件.rar FreeDev FPGA音频开发环境和平台构建.pdf Nios系统基础上的UItra DMA数据传输模式.doc SD_Card_Audio// Audio_DAC_FIFO_altera的ip核 DE2_SD_C
所属分类:
硬件开发
发布日期:2013-07-26
文件大小:12582912
提供者:
originator
异步fifo_vhdl_gong_cheng
基于双端ram的简单异步fifo设计,输出显示在数码管,empty,full,almost_empty,almost_full输出
所属分类:
其它
发布日期:2017-12-29
文件大小:1048576
提供者:
weixin_41548793
无线网络多路数据传输接口技术研究
主要研究具有不同传输速率的多路同步数据和异步数据的无线传输,具体地,将具有2Mb/s和4Mb/s的2路同步数据和8路9.6kb/s的异步数据合并起来进行无线传输。重点研究传输的硬件接口设计和组帧方式。采用ALTERA公司的FPGA芯片,以FIFO为核心,将写请求端和数据写入端用于控制各路数据的接收,将接收到的数据缓存在FIFO中;并将读请求端和数据读出端用于控制各路数据的组帧。该设计用VHDL语言编程,在QuartusⅡ环境下完成了功能仿真。仿真结果表明,该系统能够完成多路数据的合并传输。
所属分类:
其它
发布日期:2020-07-04
文件大小:192512
提供者:
weixin_38752459
异步FIFO的VHDL设计
给出了一种利用格雷码对地址编码的异步%&%’的实现方法,并给出了ABCD程序,以 解决异步读写时钟引起的问题。
所属分类:
其它
发布日期:2020-07-27
文件大小:66560
提供者:
weixin_38522029
基于VHDL的异步FIFO设计
摘要:FIFO经常应用于从一个时钟域传输数据到另一个异步时钟域。为解决异步FIFO设计过程中空满标志判断难以及FPGA亚稳态的问题,提出一种新颖的设计方案,即利用格雷码计数器(每次时钟到来仅有1位发生改变)表示读/写
所属分类:
其它
发布日期:2020-10-21
文件大小:262144
提供者:
weixin_38681301
EDA/PLD中的通用异步串行接口的VHDL实用化设计
摘 要:通用异步串行接口(Universal Asynchronous Receiver Transmitter,UART)在通信、控制等领域得到了广泛应用。根据UART接口特点和应用需求,以提高VHDL设计的稳定性和降低功耗为目标,本文讨论了UART接口中时钟域划分、时钟分频、亚稳态、同步FIFO设计等问题和解决方案。 关键词:通用异步串行接口 VHDL 亚稳态 现场可编程逻辑阵列 1 引言 FPGA从实现粘合逻辑逐步发展成为设计平台的核心,在电子、通信以及航空航天等领域得到了广
所属分类:
其它
发布日期:2020-12-01
文件大小:119808
提供者:
weixin_38713061
EDA/PLD中的用FPGA/CPLD设计UART作
UART(即Universal Asynchronous Receiver Transmitter 通用异步收发器)是广泛使用的串行数据传输协议。UART允许在串行链路上进行全双工的通信。---串行外设用到RS232-C 异步串行接口,一般采用专用的集成电路即UART 实现。如8250、8251、NS16450等芯片都是常见的UART器件,这类芯片已经相当复杂,有的含有许多辅助的模块(如FIFO),有时我们不需要使用完整的UART的功能和这些辅助功能。或者设计上用到了FPGA/CPLD器件,那么
所属分类:
其它
发布日期:2020-12-10
文件大小:68608
提供者:
weixin_38502915
异步FIFO的VHDL设计
摘要:给出了一个利用格雷码对地址编码的羿步FIFO的实现方法,并给出了VHDL程序,以解决异步读写时钟引起的问题。 关键词:FIFO双口RAM格雷码VHDLFIFO(先进先出队列)是一种在电子系统得到广泛应用的器件,通常用于数据的缓存和用于容纳异步信号的频率或相位的差异。FIFO的实现通常是利用双口RAM和读写地址产生模块来实现的。FIFO的接口信号包括异步的写时钟(wr_clk)和读时钟(rd_clk)、与写时钟同步的写有效(wren)和写数据(wr_data)、与读时钟同步的读有效(rd
所属分类:
其它
发布日期:2021-02-03
文件大小:84992
提供者:
weixin_38552305
通用异步串行接口的VHDL实用化设计
摘 要:通用异步串行接口(Universal Asynchronous Receiver Transmitter,UART)在通信、控制等领域得到了广泛应用。根据UART接口特点和应用需求,以提高VHDL设计的稳定性和降低功耗为目标,本文讨论了UART接口中时钟域划分、时钟分频、亚稳态、同步FIFO设计等问题和解决方案。 关键词:通用异步串行接口 VHDL 亚稳态 现场可编程逻辑阵列 1 引言 FPGA从实现粘合逻辑逐步发展成为设计平台的,在电子、通信以及航空航天等领域得到了广泛应
所属分类:
其它
发布日期:2021-01-19
文件大小:106496
提供者:
weixin_38548817
异步FIFO的VHDL设计
FIFO (先进先出队列)是一种在电子系统得到广泛应用的器件,通常用于数据的缓存和用于容纳异步信号的频率或相位的差异。FIFO的实现通常是利用双口RAM和读写地址产生模块来实现的。FIFO的接口信号包括异步的写时钟(wr_clk)和读时钟(rd_clk)、与写时钟同步的写有效(wren)和写数据(wr_data)、与读时钟同步的读有效(rden)和读数据(rd_data)。为了实现正确的读写和避免FIFO的上溢或下溢,通常还应该给出与读时钟和写时钟同步的FIFO的空标志(empty)和满标志(f
所属分类:
其它
发布日期:2021-01-19
文件大小:90112
提供者:
weixin_38502639