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搜索资源列表

  1. 异步fifo 经典设计

  2. 　介绍异步FIFO的基本结构和工作原理,用verilog描述并对其进行综合仿真并在FPGA上实现,得到较好的性能。

  3. 所属分类：嵌入式

    • 发布日期：2009-07-07
    • 文件大小：559104
    • 提供者：aichijingyu

  1. 异步FIFO的Verilog实现

  2. 使用verilog语言在modelsim下实现异步FIFO的功能，进行功仿，没有问题

  3. 所属分类：其它

    • 发布日期：2009-11-02
    • 文件大小：1024
    • 提供者：jjia1223

  1. Verilog hdl 语言描述异步FIFO源代码

  2. 用Verilog hdl语言实现了异步FIFO的功能，empty full 信号的产生模块

  3. 所属分类：其它

    • 发布日期：2010-06-07
    • 文件大小：1024
    • 提供者：cat241406119

  1. Simulation and Synthesis Techniques for Asynchronous FIFO Design with Asynchronous Pointer Comparisons

  2. Peter Alfke所写的文章，里面详细分析介绍了异步FIFO的设计，英语原版资料

  3. 所属分类：专业指导

    • 发布日期：2011-01-11
    • 文件大小：202752
    • 提供者：DJCUMT

  1. 异步fifo设计verilog源代码

  2. 这是一个异步FIFO的完全代码实现的modelsim工程，并附有参考论文。 仅作为参考，当然其中也有很多不足，希望批评指教，相互学习。

  3. 所属分类：制造

    • 发布日期：2011-07-15
    • 文件大小：4194304
    • 提供者：sunlei017

  1. 异步FIFO的Verilog源代

  2. 在实际编写verilog中，常常会用到FIFO，而FIFO的使用可以直接调用软件自带的存在模块，也可以编写源代码，这里是同步FIFO的Verilog源代码供大家使用。

  3. 所属分类：电信

    • 发布日期：2011-10-27
    • 文件大小：34816
    • 提供者：baihan1987

  1. 异步fifo的verilog实现

  2. 异步FIFO实现，含fifo结构和部分verilog代码，以及对异步fifo的分析

  3. 所属分类：专业指导

    • 发布日期：2011-10-30
    • 文件大小：712704
    • 提供者：yyy45045

  1. 异步fifo设计

  2. 基于verilog的异步fifo设计，有效解决亚稳态的问题，有空满标志，输出加寄存。

  3. 所属分类：硬件开发

    • 发布日期：2011-11-07
    • 文件大小：164864
    • 提供者：xlt9999

  1. 异步fifo的设计文档

  2. 异步fifo的设计文档 对于初学verilog的同学可以参考一下规范的 verilog代码技术规范

  3. 所属分类：专业指导

    • 发布日期：2012-09-07
    • 文件大小：192512
    • 提供者：nangonghailan

  1. 异步多时钟FIFO测试verilog代码

  2. 对应于异步多时钟FIFO的testbench文件。

  3. 所属分类：硬件开发

    • 发布日期：2012-09-25
    • 文件大小：1024
    • 提供者：tianxiayidi

  1. 基于Verilog的异步FIFO设计

  2. 本设计是基于Verilog的异步FIFO的设计，所需的RAM由IP core例化而来，不是自己设计的，因而时序性要好。同时读写位宽不一样。写位宽为8bit，读位宽为32bit。

  3. 所属分类：硬件开发

    • 发布日期：2014-04-03
    • 文件大小：1048576
    • 提供者：yzj12363636az

  1. 异步FIFO Verilog源码与testbench

  2. 网上有很多关于同步FIFO和异步FIFO的源码，个人觉得不易理解，故上传本人最近写的源码，与大家一起分享

  3. 所属分类：硬件开发

    • 发布日期：2015-01-29
    • 文件大小：1024
    • 提供者：mumuren_com

  1. verilog fifo异步fifo的实现

  2. 基于fpga的异步fifo的实现，亲测可行，适用新手

  3. 所属分类：硬件开发

    • 发布日期：2015-06-09
    • 文件大小：674816
    • 提供者：qq470373513

  1. FIFO的Verilog实现

  2. 同步和异步FIFO的Verilog实现，Modelsim仿真,其中有FPGA具体实现的文档

  3. 所属分类：硬件开发

    • 发布日期：2015-09-24
    • 文件大小：754688
    • 提供者：u013056038

  1. FIFO的verilog描述

  2. 本文档包含一个同步fifo 两个异步fifo的Verilog代码实现，并配有相应的仿真文档。

  3. 所属分类：硬件开发

    • 发布日期：2018-01-09
    • 文件大小：4096
    • 提供者：wkxuan2741

  1. 异步FIFO的Verilog HDL设计

  2. 异步FIFO的Verilog HDL设计 你说不重要么 嘿嘿····

  3. 所属分类：专业指导

    • 发布日期：2009-03-03
    • 文件大小：225280
    • 提供者：a280968406

  1. 同步FIFO与异步FIFO的Verilog实现(附源代码和测试代码).doc

  2. 同步FIFO与异步FIFO的Verilog实现(附源代码和测试代码)

  3. 所属分类：硬件开发

    • 发布日期：2019-09-04
    • 文件大小：163840
    • 提供者：liuning19910307

  1. 异步fifo的verilog实现

  2. 该资源是实现了的通过异步fifo进行跨时钟域传输的vivado工程，在不同的时钟域进行fifo数据读写，并用读写地址的格雷码判断fifo空满产生空满标志。工程代码基于vivado2017.4，并在modelsim10.6上仿真成功。工程中附有testbench。

  3. 所属分类：硬件开发

    • 发布日期：2020-07-08
    • 文件大小：325632
    • 提供者：qq_37864715

  1. 同步FIFO和异步FIFO的Verilog实现

  2. 介绍同步FIFO原理，并且提供了verilog源代码；详细介绍了异步FIFO原理和两种实现方法，并提供verilog源代码。

  3. 所属分类：其它

    • 发布日期：2020-10-18
    • 文件大小：66560
    • 提供者：woshihuangayn3

  1. 一种新型异步FIFO的设计

  2. 摘要：本文详细说明了一种新型异步FIFO的设计方法。该异步FIFO的宽度为8位，深度为16，支持深度为1的buffer模式。水位可编程。它具有四种FIFO状态，对于DMA和中断的支持非常有用。　　关键词： 异步FIFO；水位；Verilog 引言　　FIFO (先入先出队列)是一种在电子系统中得到广范应用的器件。FIFO可以分为同步FIFO和异步FIFO。同步FIFO只在一个时钟域里工作，比较简单。而异步FIFO是工作在两个时钟域里的FIFO。两个时钟域的频率和相位不同，在一个时钟域里向FIF

  3. 所属分类：其它

    • 发布日期：2020-12-05
    • 文件大小：69632
    • 提供者：weixin_38732519
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