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  1. 同步SRAM和异步SRAM FPGA时序约束和分析

  2. This document describes Altera TimeQuest timing constraints and analysis for synchronous and asynchronous interfaces, Including a sample project.
  3. 所属分类:硬件开发

    • 发布日期:2013-11-29
    • 文件大小:1048576
    • 提供者:terrac
  1. idt71v416s10/ISSI IW6151216 SRAM Verilog 仿真模型

  2. * Module Name: idt71v416s10 * Descr iption: 256Kx16 10ns Asynchronous Static RAM * Notes: This model is believed to be functionally accurate. 适用于ISSI的 IW6151216系列异步SRAM
  3. 所属分类:硬件开发

    • 发布日期:2013-12-03
    • 文件大小:11264
    • 提供者:terrac
  1. 异步SRAM控制器的Verilog建模.pdf

  2. 异步SRAM控制器的Verilog,对于初学者很有帮助
  3. 所属分类:硬件开发

    • 发布日期:2014-09-23
    • 文件大小:519168
    • 提供者:sinat_17759331
  1. 异步调用sram

  2. 异步调用sram,IS61LV25616AL_10TL
  3. 所属分类:硬件开发

    • 发布日期:2016-01-11
    • 文件大小:13312
    • 提供者:houtj90
  1. 基于 PSoC3 UDB 的异步 SRAM 读写控制.pdf

  2. 本文介绍使用Cypress的PSoC3 UDB实现对异步SRAM的读写控制,并以CY7C1069AV33 SRAM为例介绍其软硬件设计过程。Cypress PSoC3使用
  3. 所属分类:其它

    • 发布日期:2019-09-05
    • 文件大小:421888
    • 提供者:weixin_38744435
  1. 在异步SRAM中实现速度与功耗的完美平衡

  2. 异步SRAM产品分为快速与低功耗两个极为不同的产品类型,每个系列都具有其自己的一系列特性、应用和价格。快速异步SRAM具有更快的存取速度,但功耗较高;低功耗SRAM功耗低,但存取速度慢。
  3. 所属分类:其它

    • 发布日期:2020-08-14
    • 文件大小:267264
    • 提供者:weixin_38620839
  1. 基于PSoC3 UDB的异步SRAM读写控制

  2. 摘要:本文介绍使用Cypress的PSoC3 UDB实现对异步SRAM的读写控制,并以CY7C1069AV33 SRAM为例介绍其软硬件设计过程。   1, 概述   Cypress PSoC3使用基于单循环流水线的高性能8051内核 (67MHz/33MIPS),提供业界广泛采用的5.5V至0.5V电压范围和低至200nA的休眠电流,可以满足极低功耗的应用场合。PSoC3的高性能模拟子系统和数字系统都拥有可编程通路,允许将任何模拟或数字信号(包括可编程时钟)分配到任何通用I/O引脚,这为使
  3. 所属分类:其它

    • 发布日期:2020-10-21
    • 文件大小:676864
    • 提供者:weixin_38524246
  1. 赛普拉斯全新低功耗异步SRAM开始出样

  2. 静态随机存取存储器(SRAM)市场领导者赛普拉斯半导体公司日前宣布,其具有错误校正代码(ECC)的16Mb低功耗异步SRAM已开始出样。全新MoBL (More Battery Life,更久电池续航) SRAM的片上ECC功能可使之具有最高水准的数据可靠性,而无需另外的错误校正芯片,从而简化设计并节省电路板空间。该MoBL器件可延长工业、军事、通讯、数据处理、医疗和消费电子等应用领域里手持设备的电池续航时间。   背景辐射造成的软错误可损坏存储内容,丢失重要数据。赛普拉斯新型异步SRAM中的
  3. 所属分类:其它

    • 发布日期:2020-10-19
    • 文件大小:77824
    • 提供者:weixin_38605538
  1. 存储/缓存技术中的在异步SRAM中实现速度与功耗的完美平衡

  2. 异步SRAM产品分为快速与低功耗两个极为不同的产品类型,每个系列都具有其自己的一系列特性、应用和价格。快速异步SRAM具有更快的存取速度,但功耗较高;低功耗SRAM功耗低,但存取速度慢。     从技术角度看,需要进行这样的利弊权衡:在低功耗SRAM中,使用特殊栅极诱导漏极泄漏(GIDL)控制技术来控制待机电流,以控制待机功耗。这些技术涉及在上拉路径或下拉路径中增加额外的晶体管,这样存取延迟就会加剧,从而会增加存取时间。在高速SRAM中,存取时间具有最高优先级,因此无法使用这种技术。此外,该晶
  3. 所属分类:其它

    • 发布日期:2020-10-19
    • 文件大小:155648
    • 提供者:weixin_38628211
  1. 赛普拉斯推出业界最完整的异步SRAM系列

  2. 日前,赛普拉斯半导体公司宣布推出了一款低功耗 SRAM 和两款快速异步 SRAM,进一步丰富了其业界领先的产品系列。新型的 6? 兆比特 (Mbit) MoBL (More Battery Life) SRAM 是市场上密度最大的低功耗 SRAM,旨在延长高端销售点终端、游戏应用、VoIP 电话、手持消费和医疗设备等应用的电池工作时间。新推出的 3 兆比特和6兆比特快速异步 SRAM 与 24 位宽的处理器相连接,能充分满足音频处理、无线和网络等应用的需求。   赛普拉斯是快速异步和低功耗SR
  3. 所属分类:其它

    • 发布日期:2020-11-12
    • 文件大小:47104
    • 提供者:weixin_38689191
  1. 赛普拉斯发布业界首款32-Mbit和64-Mbit快速异步SRAM

  2. 赛普拉斯半导体公司日前推出32-Mbit和64-Mbit快速异步SRAM,开创业界先河。新的SRAM器件在如此高的密度上,拥有非常快的响应时间和最小化的封装尺寸。目标应用领域包括存储服务器、交换机和路由器、测试设备、高端安全系统和军事系统。   CY7C1071DV33 32-Mbit 3V 和 CY7C1081DV33 64-Mbit 3V快速异步SRAM提供16-bit和8-bit I/O配置。新的32-Mbit和64-Mbit SRAM的访问时间可达12ns。器件采用符合RoHS标准的4
  3. 所属分类:其它

    • 发布日期:2020-11-06
    • 文件大小:46080
    • 提供者:weixin_38628211
  1. 异步SRAM

  2. 最一般的就是具备地址总线及数据总线的SRAM,最具代表性的如图所示。根据用途,可以化分为两种,一种是需要低功耗/大容量化的SRAM;另一种是注重随机存取速度的SRAM。 图 异步SRAM的输人输出信号示例   前者或者应用于备用电池和记录各种设置信息中,或者作为组装的微型计算机系统的主存储器来使用。后者最典型的应用大概就是个人计算机的主板中经常使用的高速缓冲存储器的标记RAM。   欢迎转载,信息来源维库电子市场网(www.dzsc.com)  来源:ks99
  3. 所属分类:其它

    • 发布日期:2020-11-14
    • 文件大小:55296
    • 提供者:weixin_38663029
  1. 同步SRAM的意义

  2. 同步SRAM意如字义,是与时钟同步运行的SRAM。由于地址的提取以及数据的输出全部是与时钟同步,所以没有必要像异步SRAM那样必须分别考虑基于各种信号的时序,这是其最大的优势。    同步这样的名字容易让人产生误解的是,容易想象成如图所示的、在普通的异步SRAM外部添加时钟同步电路。这种情况是为了确保地址及数据等的建立/保持时间,以一个时钟单位进行调整。   图 这也是同步SRAM   事实上,这是与异步SRAM相同的。从图中就可看出,异步SRAM比较麻烦的是必须遵守各处的时序规定。如果
  3. 所属分类:其它

    • 发布日期:2020-11-14
    • 文件大小:72704
    • 提供者:weixin_38737565
  1. 异步SRAM的基本操作

  2. 异步SRAM正如其名称,不是与特定的时钟信号同步运行,而是根据输人信号的状态运行的。因为没有信号表示读取时已确定了有效数据,也没有信号表示写入时已接收到数据,所以,需要获取制造商的数据手册,根据时序图,按“应该已读出有效数据”及“应该能接收数据”这样的条件,进行存储器的设计。    1.  读操作:OE读控制    异步SRAM的基本读操作如图1所示。首先指定地址,然后使CE2=WE=高电平,CE1=OE=低电平,此时将在I/O引脚出现数据。如果保持该状态而改变地址,则将出现新地址的数据。另外,
  3. 所属分类:其它

    • 发布日期:2020-11-14
    • 文件大小:216064
    • 提供者:weixin_38564826
  1. 异步SRAM的信号

  2. 异步SRAM是128K×8位结构的1M位SRAM,我们以CY62l28为例进行说明。引脚配置如图所示,这是非常标准的配置,在其他生产商的许多产品中都能见到这种配置。在自制的SRAM主板上就使用了现成的ISSI引脚兼容产品。   图 CY62128的引脚配置   异步SRAM的各个引脚所表示的意思如下所述。各个控制输人与操作状态的关系如表所示。   表 SRAM的控制输入与操作   1.  A0~A16(地址)   用于指定希望访问的地址。由于是以128K×8位的结构作为对象的,所
  3. 所属分类:其它

    • 发布日期:2020-11-14
    • 文件大小:147456
    • 提供者:weixin_38624183
  1. SRAM主板的制作

  2. 为了实际使用一次SRAM,我们尝试制作附加了与ISA总线(PC104)相连接的电池各份的异步SRAM主板。   本次制作的电路如图1所示,电路中PLD(MEMDEC)的内部电路如图2所示。存储器打算专用8位幅宽、ISA总线D000Oh~DFFFFh的64K字节的区域,但由于目前的个人计算机都安装了各种各样的适配卡,不知道该范围内是否空闲。为此,先启动Wind。ws,选择“我的电脑→属性→设各管理器→计算机→属性9内存”,看看所显示的内容,确认是否存在空余空间。   图1  用于ISA总线的
  3. 所属分类:其它

    • 发布日期:2020-11-14
    • 文件大小:137216
    • 提供者:weixin_38677234
  1. 双端口SRAM的写操作

  2. 图表示了双端口SRAM写操作的波形,从图形可知,也是同异步SRAM相同的操作。在该示例中,OE仍然无效,先确定R/W信号后,通过CE信号进行写入操作。图中CE0、CE1虽然同时发生变化,但也可以其中一个信号保持有效,另一个信号有效或者无效都行,可以在无效的时序中进行写人操作。 图  双端口SRAM的写周期   首先让CE有效,然后通过R/W进行写入的方法当然也是可以的,在这种情况下,是在R/W的上升沿进行写入操作的。   欢迎转载,信息来源维库电子市场网(www.dzsc.com)  
  3. 所属分类:其它

    • 发布日期:2020-11-14
    • 文件大小:62464
    • 提供者:weixin_38737335
  1. 双端□SRAM的读操作

  2. 图表示了双端口SRAM读操作的波形。与异步SRAM相同,确定地址后,在CE0为低电平、CE1为高电平时器件被选择,通过R/W为高电平和面为低电平,确定读操作状态,从而读出数据。而主机方面只要提取该数据即可。             图 双端口SRAM的读周期   欢迎转载,信息来源维库电子市场网(www.dzsc.com)  来源:ks99
  3. 所属分类:其它

    • 发布日期:2020-11-14
    • 文件大小:64512
    • 提供者:weixin_38750721
  1. 基于PSoC3 UDB的异步SRAM读写控制

  2. 摘要:本文介绍使用Cypress的PSoC3 UDB实现对异步SRAM的读写控制,并以CY7C1069AV33 SRAM为例介绍其软硬件设计过程。   1, 概述   Cypress PSoC3使用基于单循环流水线的高性能8051内核 (67MHz/33MIPS),提供业界广泛采用的5.5V至0.5V电压范围和低至200nA的休眠电流,可以满足极低功耗的应用场合。PSoC3的高性能模拟子系统和数字系统都拥有可编程通路,允许将任何模拟或数字信号(包括可编程时钟)分配到任何通用I/O引脚,这为使
  3. 所属分类:其它

    • 发布日期:2021-01-20
    • 文件大小:850944
    • 提供者:weixin_38717359
  1. 赛普拉斯全新低功耗异步SRAM开始出样

  2. 静态随机存取存储器(SRAM)市场赛普拉斯半导体公司日前宣布,其具有错误校正代码(ECC)的16Mb低功耗异步SRAM已开始出样。全新MoBL (More Battery Life,更久电池续航) SRAM的片上ECC功能可使之具有水准的数据可靠性,而无需另外的错误校正芯片,从而简化设计并节省电路板空间。该MoBL器件可延长工业、军事、通讯、数据处理、医疗和消费电子等应用领域里手持设备的电池续航时间。   背景辐射造成的软错误可损坏存储内容,丢失重要数据。赛普拉斯新型异步SRAM中的硬件ECC
  3. 所属分类:其它

    • 发布日期:2021-01-20
    • 文件大小:78848
    • 提供者:weixin_38598703
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