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  1. 异步fifo verilog设计（支持自定义的almost full，almost empty）

  2. 自己写的一个异步fifo，深度宽度都可自定义，包含binary到gray码，gray码到binary转换，异步时域通信，自定义almost full，almost empty等知识，以verilog写的~

  3. 所属分类：硬件开发

    • 发布日期：2020-07-23
    • 文件大小：4096
    • 提供者：JasonFuyz