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搜索资源列表

  1. 3阶锁相环路接收机的设计与实现

  2. 低阶锁相环跟踪频率斜升信号时产生的稳态相差致使环路失锁,接收机无法锁定载波信号.针对这一问题提出一种具有3个零极点的3阶锁相环路,其产生零稳态相差,对含有多普勒频移的载波信号具有较好的锁定效果.给出3阶锁相环参数设计公式.使用频率预测预置锁相环中心频率使环路快速捕获信号,利用FFT及卡尔曼滤波方法提高频率预测的精度,采用FPGA实现3阶载波接收机.结果显示,3阶PLL可稳定跟踪载波信号.

  3. 所属分类：硬件开发

    • 发布日期：2010-04-19
    • 文件大小：257024
    • 提供者：eeicc

  1. ADF4351 带VCO的PLL stm32驱动

  2. stm32驱动ADF4351, 测试参考晶振为20M, 按照PDF配置的寄存器,注解详细,可产生100M以上的正弦波, 测试模块不同,产生的波形也会不同,看自身板子的滤波效果.PLL锁定准确快速

  3. 所属分类：嵌入式

    • 发布日期：2015-07-27
    • 文件大小：3072
    • 提供者：qq_18305599

  1. FPGA自学笔记——设计与验证VIP版.pdf

  2. 开始有计划写这本书的时候， Altera 还叫 Altera， 还没有加入 Intel 的大家庭， Xilinx 的 ZYNQ 也才刚刚开始有人探索， Altera 大学计划第一次将亚洲创新大赛由传统的 SOPC 大赛 换成了 SOC 大赛，软核变硬核，性能翻几番。 那个时候，能出一本认认真真讲 FPGA 设计的 书， 会得到非常高的评价。 而我，则由于工作变动， 中间拖沓了半年，当半年后再来准备动 笔时，才恍然领悟到， Altera 即将成为 Intel 的可编程事业部， 基于嵌入式硬核的 S

  3. 所属分类：硬件开发

    • 发布日期：2019-09-03
    • 文件大小：16777216
    • 提供者：qq_30307853

  1. 快速锁定pll 锁相环

  2. 在快速锁定锁相环中对数控振荡器的增益校准 本发明涉及在快速锁定锁相环中对数控振荡器的增益校准。一种移动装置的设备，其可以为移动通信校准RF电路。所述设备可以包括：锁相环(PLL)，其包括数控振荡器(DCO)；以及耦合到所述PLL的一个或多个处理器。所述一个或多个处理器可以基于无线信道的目标频率来确定所述DCO的粗调设置；并且基于校准粗调设置的校准DCO增益值来计算所述粗调设置的DCO增益值。 锁相环快速锁定方法 本发明是一种在频率跃变后，快速锁定II型锁相环(PLL)而又不大量降级输出信号的方法

  3. 所属分类：电信

    • 发布日期：2020-10-09
    • 文件大小：118489088
    • 提供者：weixin_44035342

  1. 模拟技术中的基于一种实现快速锁定的锁相环的研究

  2. 摘要：本文对电荷泵型锁相环（CPPLL）结构里传统的固定电荷泵电流模式进行了改进，有效减少了锁相环系统的锁定时间。本文提出的PLL设计，在0.6μm标准CMOS工艺、3.3V工作电压下，使用应用广泛的高速鉴频鉴相器(TSPC)结构、差分电荷泵电路实现。经过Spectre仿真，改进后的锁相环锁定时间减少为改进前时的1/2。 　　1 引言 　　锁相环（PLL）是模拟电路中的一个重要模块，本文研究的是广泛使用的电荷泵型锁相环（CPPLL）。锁相环电路通过比较参考输入和输出反馈信号的频率/相位，并将

  3. 所属分类：其它

    • 发布日期：2020-11-08
    • 文件大小：227328
    • 提供者：weixin_38589774

  1. EDA/PLD中的可实现快速锁定的FPGA片内延时锁相环设计

  2. 微电子技术的持续发展使得FPGA具有更高的系统集成度和工作频率。系统性能较大程度上决定于系统的时钟延迟和偏斜。由于FPGA具有丰富的可编程逻辑资源及时钟网络，随之而来的时钟延迟问题使得用户设计的性能大打折扣。FPGA中的DLL模块可提供零传播延时，消除时钟偏斜，从而进一步提高了FPGA的性能和设计的灵活性。 　　PLL是常用的时钟管理电路，主要是基于模拟电路设计实现的，而DLL主要是基于数字电路设计实现的。虽然在时钟综合能力上比PLL差，但由于具有设计仿真周期短，抗干扰性强，以及工艺可移植等特

  3. 所属分类：其它

    • 发布日期：2020-11-07
    • 文件大小：285696
    • 提供者：weixin_38741531

  1. 工业电子中的电机的转矩控制

  2. 对于电机控制系统，锁相环是作为速度环工作的，还有转矩控制问题尚待解决。电机转速控制系统的抗干扰能力取决于系统带宽，带宽越大，抗干扰的能力就越强。PLL系统的带宽与通常的速度控制系统相比要小得多。采用超前校正环节对抗干扰能力有一些改善，当干扰较小，引起的相位误差尚未超过鉴相器的线性范围时，校正环节能使系统快速人锁。但如果干扰较大，动态的相位误差超过鉴相器的线性相位跟踪范围，则会导致系统短暂失锁，需要重新捕获，转速需要较长时间才能恢复。此外，还可采用自适应控制、鲁棒性强的模糊控制或滑模控制方法作为动

  3. 所属分类：其它

    • 发布日期：2020-11-15
    • 文件大小：45056
    • 提供者：weixin_38674223

  1. 工业电子中的快速响应FSK控制环路系统的模拟前端

  2. 本文给出了快速响应FSK控制环路模拟前端的详细设计方案。用两片MAX176 ADC分别量化两个输入通道并控制FSK调制器的PLL。这一独特、简单的结构将电路尺寸和环路延迟时间降至最小，从而得到一个简单的FSK调制器。文中介绍了部份经过测试的基本控制回路。 控制回路基础FSK控制回路的模拟前端包括三个主要部件：ADC、锁相环(PLL)、压控振荡器(VCO) (图1)。ADC对输入信号进行数字化处理并控制PLL。PLL锁定频率并稳定VCO ，VCO针对给定电压输出一个特定频率。总而言之，这些电路

  3. 所属分类：其它

    • 发布日期：2020-12-13
    • 文件大小：74752
    • 提供者：weixin_38687648

  1. 具有高动态性能和锁相精确度的改进PLL设计.pdf

  2. 提高锁相环(phase—locked loop，PLL)的动态性能和锁相精确度，提出一种基于dq变换 的改进锁相环，其通过平均值环节而不是延时信号消除(delayed signal cancellation，DSC)或低通滤 波器(10w pass filter，LPF)预先将负序与谐波分离出去，大幅缩短了暂态响应时间，同时亦消除了 系统电压不平衡或畸变对锁相精确度的影响。详述了该PLL的工作原理；给出了关于负序与谐波 分离方法的讨论；推导了控制环的线性化模型及其PI参数的整定方法。仿真与实验结

  3. 所属分类：嵌入式

    • 发布日期：2021-03-03
    • 文件大小：2097152
    • 提供者：qq_40611693

  1.  一种用于认知无线电的快速频率合成器设计

  2. 为了研制一种锁定时间短、相位噪声低、杂散抑制度高的频率合成技术，采用了直接数字式频率合成器（DDS）驱动锁相环（PLL）的结构。该频率合成器综合了DDS频率转换速度快、频率分辨率高和PLL输出频带宽、输出杂散低的优点。基于该结构研制实现了输出频率范围为700～800 MHz的宽带频率合成器，实验结果表明该频率合成器扫描模式Δf=1 MHz锁定时间不超过20 μs，跳频模式Δf=50 MHz的定时间不超过30 μs，近端杂散抑制度优于-50 dBc。

  3. 所属分类：其它

    • 发布日期：2021-01-30
    • 文件大小：1048576
    • 提供者：weixin_38673798

  1. 基于一种实现快速锁定的锁相环的研究

  2. 摘要：本文对电荷泵型锁相环（CPPLL）结构里传统的固定电荷泵电流模式进行了改进，有效减少了锁相环系统的锁定时间。本文提出的PLL设计，在0.6μm标准CMOS工艺、3.3V工作电压下，使用应用广泛的高速鉴频鉴相器(TSPC)结构、差分电荷泵电路实现。经过Spectre仿真，改进后的锁相环锁定时间减少为改进前时的1/2。 　　1 引言 　　锁相环（PLL）是模拟电路中的一个重要模块，本文研究的是广泛使用的电荷泵型锁相环（CPPLL）。锁相环电路通过比较参考输入和输出反馈信号的频率/相位，并将

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：274432
    • 提供者：weixin_38633083

  1. 电机的转矩控制

  2. 对于电机控制系统，锁相环是作为速度环工作的，还有转矩控制问题尚待解决。电机转速控制系统的抗干扰能力取决于系统带宽，带宽越大，抗干扰的能力就越强。PLL系统的带宽与通常的速度控制系统相比要小得多。采用超前校正环节对抗干扰能力有一些改善，当干扰较小，引起的相位误差尚未超过鉴相器的线性范围时，校正环节能使系统快速人锁。但如果干扰较大，动态的相位误差超过鉴相器的线性相位跟踪范围，则会导致系统短暂失锁，需要重新捕获，转速需要较长时间才能恢复。此外，还可采用自适应控制、鲁棒性强的模糊控制或滑模控制方法作为动

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：44032
    • 提供者：weixin_38588394

  1. ADI - 驱动高压锁相环频率合成器电路的VCO

  2. 锁相环(PLL)电路是由压控振荡器(VCO)和鉴相器组成的反馈系统，振荡器信号跟踪施加的频率或相位调制信号是否具有正确的频率和相位。需要从固定低频率信号生成稳定的高输出频率时，或者需要频率快速变化时，都可以使用PLL。典型应用包括采用高频率、电信和测量技术实现滤波、调制和解调，以及实现频率合成。　　图1.锁相环框图　　图1所示为基于PLL的频率合成器框图。VCO生成输出信号。通过PLL将其保持在设定频率，并锁定到基准频率。基准频率通常由非常精准的石英振荡器提供。在锁相环电路的反馈路径部分，在鉴相

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：241664
    • 提供者：weixin_38740827

  1. ADI：驱动高压锁相环频率合成器电路的VCO

  2. 锁相环（PLL）电路是由压控振荡器（VCO）和鉴相器组成的反馈系统，振荡器信号跟踪施加的频率或相位调制信号是否具有正确的频率和相位。需要从固定低频率信号生成稳定的高输出频率时，或者需要频率快速变化时，都可以使用PLL。典型应用包括采用高频率、电信和测量技术实现滤波、调制和解调，以及实现频率合成。　　图1.锁相环框图　　图1所示为基于PLL的频率合成器框图。VCO生成输出信号。通过PLL将其保持在设定频率，并锁定到基准频率。基准频率通常由非常精准的石英振荡器提供。在锁相环电路的反馈路径部分，在鉴相

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：238592
    • 提供者：weixin_38592847

  1. 驱动高压锁相环频率合成器电路的VCO

  2. 相环(PLL)电路是由压控振荡器(VCO)和鉴相器组成的反馈系统，振荡器信号跟踪施加的频率或相位调制信号是否具有正确的频率和相位。需要从固定低频率信号生成稳定的高输出频率时，或者需要频率快速变化时，都可以使用 PLL。典型应用包括采用高频率、电信和测量技术实现滤波、调制和解调，以及实现频率合成。　　图 1 所示为基于 PLL 的频率合成器框图。VCO 生成输出信号。通过 PLL 将其保持在设定频率，并锁定到基准频率。基准频率通常由非常精准的石英振荡器提供。在锁相环电路的反馈路径部分，在鉴相器前通

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：183296
    • 提供者：weixin_38655682

  1. 可实现快速锁定的FPGA片内延时锁相环设计

  2. 微电子技术的持续发展使得FPGA具有更高的系统集成度和工作频率。系统性能较大程度上决定于系统的时钟延迟和偏斜。由于FPGA具有丰富的可编程逻辑资源及时钟网络，随之而来的时钟延迟问题使得用户设计的性能大打折扣。FPGA中的DLL模块可提供零传播延时，消除时钟偏斜，从而进一步提高了FPGA的性能和设计的灵活性。 　　PLL是常用的时钟管理电路，主要是基于模拟电路设计实现的，而DLL主要是基于数字电路设计实现的。虽然在时钟综合能力上比PLL差，但由于具有设计仿真周期短，抗干扰性强，以及工艺可移植等特

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：396288
    • 提供者：weixin_38655998

  1. 具有过程变化补偿和降低杂散的快速建立频率预设PLL频率合成器

  2. 本文提出了一种快速锁定的频率预锁相环频率综合器。它采用了一种由混合信号控制输入的压控震荡器（VCO），并利用一个能对VCO的输出信号频率进行精确预该频率综合器还采用了一条辅助的反馈回路，从而削减了由于漏电流的影响，在输出信号频谱中我们采用0.18μmCraft.io实现了这样一个输入参考频率为1MHz，输出信号频率在1.2GHz附近的整数分频频率综合器。测试结果显示：该频率综合器典型的锁定时间小于3μs。它的振幅噪声为-108dBc / Hz 1MHz ，参考毛刺为-52dBc。

  3. 所属分类：其它

    • 发布日期：2021-03-29
    • 文件大小：489472
    • 提供者：weixin_38523251