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搜索资源列表

  1. VHDL语言设计数字跑表的源代码

  2. VHDL语言设计数字跑表的源代码，通过VHDL语言实现数字跑表的功能

  3. 所属分类：专业指导

    • 发布日期：2009-06-30
    • 文件大小：243712
    • 提供者：cjlsk

  1. 基于verilog语言的数字时钟设计

  2. 有计时，跑表，闹钟，调整时间四大功能，功能完善，消逗也不错，

  3. 所属分类：专业指导

    • 发布日期：2009-07-18
    • 文件大小：1033216
    • 提供者：yunting000000

  1. EDA课程设计报告书

  2. 是关于大学eda 关于数字跑表的课程设计 结合网上下的资源自己写的程序 然后自己整理的绝对准确！欢迎下载！

  3. 所属分类：专业指导

    • 发布日期：2009-12-09
    • 文件大小：398336
    • 提供者：wang861203

  1. Verilog实现数字跑表的实现

  2. Verilog来实现数字跑表的功能，当中涉及到消抖程序的设计，分频，以及模块化的设计方法等。基本功能与手机中常用的数字跑表相似。

  3. 所属分类：专业指导

    • 发布日期：2010-05-05
    • 文件大小：737280
    • 提供者：wenxinyutao

  1. 数字跑表课程设计论文

  2. 数字跑表是人们日常生活中比较常见的工具，应用也比较广泛。本课题的主要内容是用AT89C51单片机为核心，配备7段数码显示模块等功能模块设计一款数字跑表，要求用数码管可以显示百分秒、秒、分，具有暂停\启动功能和重新开始功能。 本文的核心主要有硬件设计和软件编程两个大的方面。硬件电路设计主要包括中央处理单元电路、时钟电路、人机接口电路、信号处理电路、执行电路等几部分。软件编程用C语言来实现，主要包括主程序、键盘扫描子程序、时间设置子程序等软件模块。程序编译可用keil软件实现，电路功能仿真用Pro

  3. 所属分类：C

    • 发布日期：2010-12-22
    • 文件大小：2097152
    • 提供者：youngpat

  1. 基于可编程逻辑器件的数字钟设计

  2. 本文件包含完整的源代码。实现数字钟功能，包括显示、跑表、闹钟等功能。

  3. 所属分类：专业指导

    • 发布日期：2011-01-18
    • 文件大小：381952
    • 提供者：tangbin90

  1. 王金明：《Verilog HDL程序设计教程》135例

  2. 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行块产生信号波形 【例 5.7】持续赋值方式定义的 2 选

  3. 所属分类：嵌入式

    • 发布日期：2011-02-24
    • 文件大小：130048
    • 提供者：zhlyz2003

  1. verilog 实现数字跑表

  2. 如果你是肥大学子，在做verilog课程设计，不用再看了，这就是你需要的！ 此版本word内部为程序的截屏，程序需要自己敲进电脑。若不想自己敲代码，清下载我上传的另一版本。 功能描述：此数字跑表由三个按键控制，按键功能如下： SW1：实现暂停、开始以及数据的保存 SW2：实现清零 SW3：实现已保存数据的显示

  3. 所属分类：电信

    • 发布日期：2011-05-31
    • 文件大小：738304
    • 提供者：wanghuiqi2008

  1. 千分秒的数字跑表的设计

  2. 如果你是合工大的学生 现在正在做veirlog 这就是那个程序。。。。。。。。。。。。。。。。。。谢谢各位捧场啊。。。。。。。。。。。。。

  3. 所属分类：其它

    • 发布日期：2011-06-02
    • 文件大小：738304
    • 提供者：jiahui138605

  1. verilog 实现数字跑表

  2. 如果你是肥大学子，在做verilog课程设计，不用再看了，这就是你需要的！ 此版本word内部的程序皆已经敲好了。经过自己验证完全能用。 功能描述：此数字跑表由三个按键控制，按键功能如下： SW1：实现暂停、开始以及数据的保存 SW2：实现清零 SW3：实现已保存数据的显示

  3. 所属分类：电信

    • 发布日期：2011-06-04
    • 文件大小：35840
    • 提供者：wanghuiqi2008

  1. verilog HDL设计实例

  2. 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行块产生信号波形 【例 5.7】持续赋值方式定义的 2 选

  3. 所属分类：专业指导

    • 发布日期：2011-06-14
    • 文件大小：158720
    • 提供者：wwe12580

  1. 基于CPLD的数字跑表课程设计

  2. EDA（Electronic Design Automation）电子设计自动化技术作为现代电子技术的核心，它依赖功能强大的计算机，在EDA工具软件平台上，对以硬件描述语言HDL为系统逻辑描述手段完成的设计文件，自动完成逻辑编译，逻辑化简，逻辑分割，逻辑综合，结构综合，以及逻辑优化和仿真测试，直至实现既定的电子线路系统功能。EDA技术使得设计者的工作仅限于利用软件的方式，即利用既定描述语言和EDA软件来完成对系统硬件功能的实现。不难理解，EDA技术已不是某一学科的分支，或某种新的技能技术，它应

  3. 所属分类：硬件开发

    • 发布日期：2011-06-24
    • 文件大小：582656
    • 提供者：StFredbird

  1. 数字跑表论文

  2. 根据设计要求，首先对数字跑表进行结构和功能的划分。计数器部分设三个输入端，分为时钟启动，暂停，复位按键以及单片机的重启键。启动，暂停，复位键都是低电平有效，开始三个键都置空，接通电源，开始运行显示00.00.00，当按下启动键时，启动键为低电平，计数器开始计数，当按下暂停键时，暂停键位低电平，跑表停止计数并保留所停止的时间不变，若要继续计数，再次按下启动键将其置0。若要重新计数按下复位键，则系统重新开始计数。当按下单片机的重启键时，其他三个键又重新置空，显示00.00.00。该系统是T0计时器

  3. 所属分类：硬件开发

    • 发布日期：2011-12-17
    • 文件大小：546816
    • 提供者：xfnibuzd520

  1. EDA数字跑表设计

  2. 基于eda的一个数字秒表的设计，包括部分仿真结果，和全部的vhdl源程序

  3. 所属分类：嵌入式

    • 发布日期：2012-11-08
    • 文件大小：812032
    • 提供者：hz5241

  1. verilog设计数字跑表

  2. verilog设计的数字跑表： 1．具有暂停/启动功能； 2．具有重新开始功能； 3．用6个数码管分别显示百分秒、秒和分钟。

  3. 所属分类：硬件开发

    • 发布日期：2012-11-30
    • 文件大小：422912
    • 提供者：f_sir_gong

  1. 秒表设计-FPGA

  2. 运用verilog设计数字秒表，实现跑表的功能；

  3. 所属分类：硬件开发

    • 发布日期：2013-04-20
    • 文件大小：61440
    • 提供者：u010361621

  1. 数字时钟设计，用的是vhdl语言

  2. 根据以上对于多功能数字钟的功能的描述，可以将整个的电路设计分为以下几个模块： 分频模块：由于实验电路板上所能提供的只有1Khz和6Mhz的信号，而本设计过 程的即时以及跑表模块需要1hz、100hz和4hz的时钟信号。 控制模块：为达到多动能数字钟在计时、校时、显示日历、跑表等不同的模块之间 切换，需要控制模块产生时序要不相冲突的控制信号，保证各个模块的功能有序的执行。 计时模块：在输入的1hz时钟信号，产生显示的AM、PM、时、分、秒信号，由 于要涉及到后面的校时模块，这里采用带有置数的计时

  3. 所属分类：其它

    • 发布日期：2013-09-25
    • 文件大小：207872
    • 提供者：zhou8023chao

  1. 《 Verilog HDL 程序设计教程》135例，源码

  2. 《 Verilog HDL 程序设计教程》135例； 。【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行

  3. 所属分类：硬件开发

    • 发布日期：2015-05-27
    • 文件大小：130048
    • 提供者：feng1o

  1. verilog秒表计时器

  2. 设计电子表，电子表指示的时间由nexys4 DDR开发板的8个数码管显示，从左到右数码管的前两个显示小时（范围0-24），第3-4个数码管显示分（范围0-59，计数到60，向小时位进1），第5-6个数码管显示秒（范围0-59，计数到60向分位进1），第7-8个数码管显示毫秒（范围0-99，计数到100向秒位进1） 。要求实现如下功能： (1)跑表的计时范围为0.01s~59min59.99s，计时精度为10ms。 (2)具有异步清零、启动功能。 (3)计时频率为100Hz。 (4)数字跑表的分

  3. 所属分类：硬件开发

    • 发布日期：2018-06-23
    • 文件大小：943104
    • 提供者：nextpackage

  1. FPGA数字跑表设计

  2. FPGA数字跑表设计，内附项目设计分析报告+Verilog HDL代码+仿真结果，可直接烧写于FPGA中，适用于FPGA的初学者使用！

  3. 所属分类：硬件开发

    • 发布日期：2020-06-29
    • 文件大小：135168
    • 提供者：qq_41592540
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