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基于VHDL语言的EDA 数字钟报告(完整)
基于VHDL语言,用Top_Down的思想进行设计的 具有时,分,秒计数显示功能,以24小时为计数循环;能实现清零,调节小时,分钟以及整点报时的功能。
所属分类:
专业指导
发布日期:2009-09-21
文件大小:242688
提供者:
tianyu3584
Verilog数字钟(自动计时+手动校时+倒计时+整点报时+LCD显示)附完整源代码、详细注释和word报告.zip
Verilog数字钟(自动计时+手动校时+倒计时+闹钟+整点报时+LCD显示)附完整源代码、详细注释和word报告。用cyclone Ⅱ实现。
所属分类:
讲义
发布日期:2019-07-29
文件大小:2097152
提供者:
qq_41683065